JPS59219783A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はブリンク・反転等の強調表示を行ない得るビッ
トマツプメモリを持った表示装置に関する。

〔発明の技術的背景とその問題点〕

表示装置において、表示された文字等の情報を強調する
一つの方法として強調すべき文字を一定の周期で点滅さ
せて表示するブリンク表示がある。又、他の方法として
、強調すべき文字の白黒を反転させて表示する反転表示
がある。

表示すべき文字コードを表示する順序に記憶しておき、
当該文字コート°に幻して１ビツト又は複数ビットの強
調表示制御ビットをもたせ、これらを同時に読出して文
字ドツ）／Ｆターンに変換し強調表示する方式は従来よ
り知られている。しかしながら、この杵な表示制御では
グラフィック表示等において要求される画素単位での表
示ができな−という欠点がある。

一方、グラフィック表示が可能な表示装置として、ビッ
トマツプメモリを持つものがある。

し力・しながら、ビットマツプメモリの場合、表示文字
に対してブリンク等の強調表示を行なうトキは、ビット
マツプメモリの全ビットに１対Ｊに対応した強調表示制
御メモリを持たなければならず、大容量のメモリヲ必要
とするため装置が大きくなり高価になるといった欠点が
あった。

〔発明の概要〕

本発明は、上記目的を達成するため、１０セツザによシ
文字表示領域が定義・設定さＪｌ、るレジスタを設け、
該レジスタに設定されたアドレス（座標値）と表示タイ
ミング制御部エリ出力されるアドレスとの比較を行ない
、この比較結果にｊりては、ビットマツプメモリの唱定
ビットがある状態を示していた場合に限り、このビット
を強調表示制御ビットとみなす様に構成し、プリンク・
反転・高輝度表示等の表示修飾操作を行うものである。

このこと゛にエリ、強調表示のできる文字表示領域とグ
ラフィック表示のできる領域ケ設定でき、且つ、強調表
示制御用の別メモ１７　ｋ必要とせずに修飾１．制御を
行ない得るグラフインク表示可能なφ示装閤を掃供でき
る。

〔発明の実施例〕

以下、図面を使用して本発明に関し詳述する。

第１図は本発明の実施例全示すブロック図である。図に
おいて、１ノは表示タイミング制御部である。表示タイ
ミング制御部１１はテレビラスフスキャンに合わせ、表
示情報が記憶されているビットマツプメモリ１３のアド
レス（ＲＡＤＲ）を順次生成し、柱つ、表示制御に必要
な各棹制布ＩＮＮ号を生成する。１２はセレクタである
。セレクタ１２ｒＪ％表示タイミング制御部１１の出力
するアドレス（ＲＡＤＲ）　トビットマノプメモリ１３
の内容を更新するために、図示されないマイクロプロセ
ッサ等の制御装置が出カスるアドレス（Ｗ　ＡＤＲ）の
一方をセレクトし、ビットマツプメモリ１３に出力する
。

１３は表示情報がドツトイメージで６１２憶されるビッ
トマツプメモリであり、マイクロプロセッサ等の制御装
置１ｔにより情報が書込まれ、表示タイミング１Ａｉｌ
ｊ　ｆｉ１１１部１１によりイ青報がハ元出され表示さ
れる。１４は本発明により新たに付加されるレジスタで
ある。レジスタ１４にはマイクロプロセッサ等が出力す
る文字表示モード領域の座標値が保持される。１５は比
較器である。比較器１５には上記表示制御部１１出力と
レジスタ１４出力が供給され、表示タイミング１１にて
生成されるアドレスがレジスタ１４にて定義された領域
内に存在するか否かが判別される７１６はビデオ信号発
生部である。ビデオ信号発生部去Ｊは上記比較器上Ｊ−
出力が有意となっているトキ、ビットマツプメモリ１３
出力の特定ビットを強調表示制御ビットとみなし、強調
表示制御全行ない、ビットシリアルなビデオ信号として
表示器（図示せず）に送出し、比較器皿に信号が出力さ
れていないときはビットマツプメモリ１３の出力を全て
そのままビットシリアルなビデオ信号に変換して表示器
（図示せず）に送出する。

第２図は第１図に示した比較器り互の実施例を示すブロ
ック図である。

図中、１５１〜１５４は、入力Ａ、Ｂの大小判別を行な
うコン・ぞレータである。ここ・でＡ＞１３のときはＶ
端子に、Ａ＝Ｈのときは＝端子に、Ａ（Ｂのときば△端
子にそれぞれ信号を出力する。１５６，１５７はコンノ
やレータ１５１゜１５３出力である夫々Ａ＝ＢとＡ＜Ｈ
の出力信号の論理和出力を生成するオアダート、１５５
は４人力のアント９ゲートであろ・ 第３図は第１図に示したビデオ信号発生部１６の実施例
である。

図中１６１はビットマツプメモリ１３の出力を一時記憶
するレジスタ、１６２〜１６６そして１６９はアンドデ
ート、１６７．１１０は入力の逆極性の信号を出力する
インバータ、１６８は）９ラレル情報をビットシリアル
な情報に変換するシフトレジスタ、１７１は排他的論理
和出力を生成するＥＱＲゲートである。

第４図〜第７図は本発明の動作を示すために引用された
図である。第４図は本発明によシ一定義される文字表示
領域の表示画面上での位置を示す図である。第５図（ａ
）　ｅ　（ｂ）、（ｅ）は本発明実施例の動作をビット
マツプメモリあるいは表示画面上で表現した動作概念図
であって、それぞれ、ビットマツプメモリ１３の内容（
ａ）、比較Ｅｒ１５出力が１″であって且つビットマツ
プメモリ１３の特定ビット（＊）が′１”であったとき
、表示画面上に表示されるデータＡの表示形態（ｂ）。

比較器２１５−出力が′０”かあるいはビットマツプメ
モリ１３の特定ビット（＊）が′０＃であったとき、表
示画面上に表示されるｆ−タＡの表示形態（ｃ）を示す
。

第６図は表示画面とビットマツプメモリとの対応関係を
示す図であって、本発明実施例では縦横４００ドツ）ｘ
６４０ドツトで画面が構成される表示装置を引用してい
る。第７図はビットマツプメモリに供給されるアトＬ／
　ス（ＡＤＲ）と得られる情報（ＤＡＴＡ　）とのタイ
ミング関係を示す図である。

以下、本発明の動作につき詳述する。表示タイミング制
御部１１社第６り目で示す如く表示画面Ｋ　対応したピ
ッｒマツプメモ１ノ１３のアドレスをテレビラスフスキ
ャンに合わぜて出力している。通常セレクタ１２は表示
タイミング制症１部１１が出力するアドレス（ＲＡＴ）
Ｒ）　’ｆｒ−ビットマツプメモリ１３へ出力する様に
動作する。ここで、アドレス（ＲＡＤＲ）と読出された
ビットマツプメモリ情報のタイミング関係は第７図に示
すようになる。図に示す如く、セレクタ１２出力として
アドレスが″０＃〜″７９＃迄１１負次出力され、帰線
期間が続き、１走査糾を形成する。この走査線が４００
本形成される。最後の走査線は、アドレスが３１９２０
”〜″３１９９９”迄順次出力され、帰線期間が続いて
終了し、何び第１番目の走査線の走査にもどる。ビット
マツプメモリ１３出力としては図中、（０）　＃　（１
）　、・−と表現される様にθ番地、１番地・・・の内
容が出力され、ビデオ信号発生部１６に伝達される、 一方、文字表示領域を定義する座標値が図示されないマ
イクロプロセッサにより、レジスタ１４にセットされる
。この値は、比較器旦によシ表示タイミング制御部１１
の出力するアドレスと比較される。第２図、第４図を使
用してこの比較動作につき詳述する。文字表示領域を定
義する座標値Ｉ／′ｉ、（Ｘｔ−Ｙｘ）、（ｘ　２　ｅ
Ｙ　２　）として与えられる。この座標値により定義さ
れる領域は第４図に示される区画となる様に、コンパレ
ータ１５１〜１５４及びオアダート１５６゜１５７そし
てアンドゲート１５５によりコントロールされる。従が
って、アドレス（ＲＡＤＲ）　カ当該領域に入っている
間はアンドゲート１５５出力有意になる。

第３図によってビデオ信号発生部１６の動作につき説明
する。ビットマツプメモリ１３から読出された情報はレ
ジスタ１６１に一時セットされる。次にシフトレジスタ
１６８に移され、図示されないクロックパルスによって
ヒ゛ノドシリアルなビデオ信号に変換される。今、文字
表示領域信号（比較器１５−出力）が出力されるとアン
ドゲートｘ６ｘ、１ｅｓの一方の入力条件が成立する。

レジスタ１６１のビット〈７〉が１゛１”であるとすれ
ば、アン）！ゲート１６５出力が°１”となるため、Ｅ
ＯＲデート１７１にニジ、もとの情報のビットく６〉〜
＜１＞とは白黒が反転されたビデオ信号が生成される。

レジスタ１６１のビット〈７〉が“０”であればアンｒ
デート１６５出力は“０＃となるため、もとの情報（Ｄ
ＡＴＡ　）のビットく６〉〜〈１〉がそのままの極性の
ビデオ信号として生成される。この様子を第５図（ａ）
　、　（ｂ）　、　（ｅ）に示す。

一方、レジスタ１６ノのビット〈０〉が１’とすると、
アンドゲート１６２がＯＮシ、アンドダート１６６の一
方の入力端子に信号″１＃が供給される。アンドヶ”　
−）　Ｊ　ｅ　６の他方の入力端子には、一定周期でＱ
’Ｊ／　ＯＦＦ　ｉ繰返すクロックツｅルス（ＣＬＫ）
が供給されており、アンドゲート１６６としてｌ′、ｎ
　Ｏｓの繰返し信号が生成出力される。更にインバータ
１７０によシアンドデート１６９の一方の端子に０”、
′１＃の繰返し信号が供給され、従ってシフトレジスタ
１６８のビットシリアル信号はアンドゲート１６９にて
周期的にデートされ、ブリンク表示修飾のなされたビデ
オ信号となる・ 次に５文字表示領域信号（比較器１５出力）が出力され
ていないときけ、アンドゲート１６３ｅ１６４がＯＮシ
、レジスタ１６１の全出力がその″！、マシフトレジス
タ１６８に移され、そのままビットシリアルなビデオ信
号となる。この場合は、グラフやイメージ等の画素単位
の表示が可能となる。

以上の様にして生成されたビデオ信号はＥＯＲゲート１
７１を介し、図示されない周期信号と共に表示器へ送出
され、所望の情報が表示される。

〔発明の効果〕

以上説明の如く本発明によれば、強調表示のできる文字
表示領域とグラフィック表示のできる領域全設定出来、
且つ強調表示制御用の別メモリを必要としないビットマ
ツプメモリを有す表示装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図における比較器の実施例際示すブロック図、第３図
は第１図におけるビデオ信号発生部の実施例を示すブロ
ック図、第４図は本発明によシ定義される文字表示領域
の表示画面上での位置を示す図、第５図（ａ）　、（ｂ
）　＋　（ｃ）は本発明の実施例の動作をビットマツプ
メモリあるいは表示画面上で表現した動作概念図１、第
６図は表示画面とビットマツプメモリとの対応関係を示
す図、第７図はビットマツプメモリに供給されるアドレ
スと得られる情報とのタイミング関係を示す図である。 １ノ・・・表示タイミング制御部、１２・・・セレクタ
、１３・・・ビットマツプメモリ、１４・・・レジスタ
、１５−・・・比較器、１６・・・ビデオ信号発生部。 Ｌｌｊ　ｌｒ１人代理人　　弁理士　鈴　江　武　彦−
６便 第１図 １４ 第２− 第３図 第４図

Claims (5)

【特許請求の範囲】
1. （１）表示情報を記憶するピットマツプメモリド数ビツ
   トマツプメモリから表示順に従い順次アドレスを生成し
   情報を読出す表示タイミング制御部と、外部よシ座標値
   が設定され、文字表示領域が定義保持されるレジスタと
   、上記表示タイミング制御１部よシ生成出力されるアド
   レス値が上記レジスタに保持された領域内に存在するか
   否かを判断し、その結果を出力する比較器と、該比較器
   出力がある状態のとき、上記ビットマツプメモリ出力を
   そのままビデオ信号とし、他の状態にあって、且つ上記
   ビットマツプメモリの特定ビットがある状態を示してい
   た場合に限りこのビットを強調表示制御ビットとみなし
   、上記ビットマツプメモリ出力の強調表示を行なう表示
   制御部と全具備することを特徴とする表示装置。
2. （２）強調表示制御機能としてブリンク表示を行なうこ
   とを特徴とする特許請求の範囲第１項記載の表示装置。
3. （３）強調表示制御機能として反転表示を行なうことを
   特徴とする特許請求の範囲ａｒｒ　１項記載の表示装置
   。
4. （４）　　強調表示制御機能として高輝度表示を行なう
   ことを特徴とする特許請求の範囲第１項記載の表示装置
   。
5. （５）強調表示制御機能としてカラー表示を行なうこと
   を特徴とする特許請求の範囲第１項記載の表示装置。