JPS59220871A - モノリシツク集積可能な回路装置 - Google Patents

モノリシツク集積可能な回路装置

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JPS59220871A
JPS59220871A JP59098466A JP9846684A JPS59220871A JP S59220871 A JPS59220871 A JP S59220871A JP 59098466 A JP59098466 A JP 59098466A JP 9846684 A JP9846684 A JP 9846684A JP S59220871 A JPS59220871 A JP S59220871A
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memory
circuit
data
management unit
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JP59098466A
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ハルトム−ト・シユレンク
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Siemens Schuckertwerke AG
Siemens Corp
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Siemens Schuckertwerke AG
Siemens Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明り分ｊ＋ｉ｝　） 本発明は、７電気的に一淋込みおよび消去ｉコＪ能な不
揮発性メモリセルを准するメモリと、メモリの部分範囲
の読出し、書込みおよび消去のための匍］ｌｆｆＴ＋回
路と、制’ｆｉ４１回路を介してメモリアドレスの一部
分へのアクセスを、記憶されている参照データと外部か
ら入力されたコードデータとの間のデータ比較を行なう
久方操作と関係せしめる管理ユニツ１・とを含んでいる
モノリンック集遺可能な回路装置に関する。
物品またはザービスなどのキャッンユレス支払データン
ステムは公知であり、たとえば’ＭＬｆＵｊ’　Ｂｅｔ
ｒｉｅｂｓｐｒａｘｉｓ　’，　　Ｂ．ＢＬ．　２／　
１　９　８　２、第／Ｉ８頁以十のＤｒ．　Ｉ’ｔ．Ｎ
ｏｗａｋおよびＷ．ＲＯｄ．ｅｒの論文’　Ｄｉｅ　Ｃ
ｈｉｐ−Ｋａｒｌ、ｏ　−　ｎａｃｈｓｔｅ　Ｏｅ＋＋
ｅｒａｌ；ｉｏｎｃｌｅｒ　Ａｕｔｏｒｎａｔｅｎｋａ
ｒｔｅ’ＶｔＣ記載されている。この鳴合ＣＣｌ吏用さ
れるカー１・は主な要素として不揮発性の電気的データ
メモリを有し、データメモリはカード表面における電気
的接触をブトしてアクセスされ得る。カード読取装置を
介して計算装置にょり各便１１」の際ｒＣメモリ内容へ
のアクセスが行なわれ、その際に場合によってｉｄメモ
リ内内容変更される。
このようなカードはセキュリティおよびアクセス・シス
テムで、会ｉ−１またＶま登録システムで、またキヤノ
ンユまたｃｄクレジソト・システムで応用される。カー
ドの広範な普及およびＳ繁な使用を保証するため、この
ようなシステムの運営者１は多の誤使用を排除するため
、高度なセキュリティ条件がカード・ンステムＶＣ課せ
られなければならない。特に、誰の手に渡るかを管理し
きれない携帯カードは、正当な所有者以外の者による使
用（Ｃ対して保護されていなければならない。
この保護パハレリーズ操作、すなわち使用者により入力
され寸たけ計力、装置により暗証化されたコード語を記
憶されている参照語と比較し、比較結果に関係してアク
セスをレリーズもしく、は阻止することにより達成され
得る。
しかしその際、正当な所有者以外の者がしＩＪ−ズのた
めに必要な種・密の情報を系統的な試みによりまたはレ
リーズ操作の間のデータトラフィックの傍受により手に
入れ得る危険がある。
レリーズ操作の実行およびそのために必要な手段の接続
に公知の管理手段の最も主要な相違が存在する。
フランス！特許第２３　Ｊ　Ｉ　３　Ｇ　Ｏ号明、１ｉ
ｌｌｌ■から、アクセス管理のために、取扱者によるコ
ード人力０回２′！ｉ、全特定の回数ヴこ定めておき、
すべてのｔｆｌ’谷し得ない試みをそ八に対して用意さ
れているメモリ内に、すべてのメモリ空間が占められる
までら己憶する方法・ｄ公知である。それに基づいて、
保護ｔべきユニットか不作動状態にされる。
さらに、フランス特許第２４０．１．４５９号明、ｌ＋
ｌ＋１雪ＶｒＣは、上記の関係で、＋目い異なるアクセ
ス条件により、外部から近接不１”Ｊ能な１つの秘密の
メモリ範囲と外部から１４みのみまた１・ま続出しのみ
が可能な２つの別のメモリ範囲とに分割されているデー
タメモリが１４ピ舐されている。
もう１つの管理ユニットがＷＯ特許出願公開第８］１０
２４８０号公報に開示される。この管理ユニットは、保
護すべきメモリの実際のアドレスが外部から入力すべき
メモリアドレスと内部の１１１１助メモリからのデータ
語との論理結合から帰還回路内で形成されるように作用
する。
最後に、フランス特許第２４７１．００４号明訓書から
、メモリおよび′ｇ理ユニットを有する回路装置であっ
て、許容し得ないアクセスの際にアドレス指定ユニット
とメモリのアドレスデコータトの間の接続か断たれる回
路装置は公知である。
ｒ発明の目的〕 従って本発明の目的は、冒頭に記載した種類の回路装置
であって、レリーズのために必安な秘密データを不当に
知ることを回毎ＩＬにするレリーズ操作が実行ｉｊＪ能
な回路装置を提供することである。
この目的は本発明によれは、管理ユニットが複数のコー
ドデータと参ｒ＋＋＋データとの間の比較操作の実行の
だめの比較器二ニットを有しており、参照データを受入
れるメモリ範囲のアドレス空間か、それぞれ複数のアド
レスを南し第１の選択論理回路にＪ：シイ１イｆ定され
る複数の第１の′：′ｉ１Ｓ分集合ＶＣ分割されており
、また第１の部分集合を確定するアドレス線がアドレス
管理ユニットと接続されており、このアドレス管理ユニ
ットから第１のレリーズ信号が、比較操作の進行中に少
なくとも１つのアドレスが各部１の部分集合から選択さ
れｌ（ときに、取出し可能であることを特徴とする１ｄ
路伎置により達成される。
〔発明の利点〕
メモリ内に格納されている参照データの数ノは１つの操
作の間に必要とされる参照データの数よりも大きいので
、この刊加的に記憶されている情報Ｉま、レリーズ操作
の間に計算ユニットから回路装置へのデータ転送を変更
しかつコード変換する役割をし得る。それにより、不肖
な盗聴者がデータトラフィックからコードを知ることは
困！ＩＩＩである。
レリーズ操作のために必要なコードデータのセントの偶
然の知識または許容されない知識は不正使用者に、許容
されないアクセスが繰返し可ｑヒであるようにメモリ内
の相応の参照データを変更する可能性を１だ与えない。
不法に自−製された回路またはメモリを使用する可能性
も同様にわずかである。
本発明の実施態様＞−１特許請求の範囲第２項以１−に
示されている。
〔発明の実施１クリ〕 以丁１本発明を１つの実施例（（より詳細Ｃて説明する
。
第１図には、第２図および第３図で詳細に説明される回
路装置１１が他の機能ユニッ］・との作用関係において
示されている。回路■は携帯カード３に埋込まれている
。カード読取装置２のカード受けへの差込みＩＣより接
触装置２Ｊを介してデータ入力線ｒ３ｇ−３たけデータ
出力音ＤＡを経て計算装置２０とのデータ交換が行なわ
れる。このような携帯カード８ｆｉたとえばクレジット
またはキャッンユ・カードとして使用可能である。カー
ド読取装植：２　（ｒＪ、たとえば現金自動支払機とし
て応用される。それとならんで、このような回路ＩＩは
カード形傅の媒体なしで、アクセス保護された装置に使
用するのにも適している。
制限されないデータ交換が、たとえば現欲支払針実現す
るため、回路装置１１によシレリーズイハ号が発生され
ているときのみ行なわれる。この仮定は成功裡のレリー
ズ操作の後に与えられている。
カード使用のために必要であるかぎり、使用背り」、１
つまたは複数の個別なコード語を１つのデータ入カニニ
ット２２を斤して計算装＠　２　ＯＶＣ回４％　ＩＩへ
の回速のために入力する。レリーズ操作の間、データ交
換は、専ら試験のだめに必要な操作のみが実行可能であ
る範囲に制限されている。それにＱま導線ＳＴ、’Ａを
ブトしての回路装置１１への制御およびアドレス信号の
供給が属している。
第２図（では、レリーズ信号ＦＲＥ］を発生するだめの
回路装置Ｈのブロック回路図が示されている。この回路
は、アドレスレジスタ」′およびデータレジスタ］＃か
ら構成されている１つのレジスタ１を含んでいる。デー
タレジスタ］“（はコードデータを受入れる役割をし、
その際にアドレスレジスタ１′内のビット列がアドレス
デコーダ６を介してメモリ７内の参照データのメモリ場
所を制御する。
メモリ７とデータレジスタ１“との間に、複数のコード
データと参照データとの間の比較操作（比較オペレーン
ヨン）を実行するため］つのコンパレータ５が位置して
いる。その際に比較操作Ｕま順次または同時に実行され
得る。比較操作中にコードデータと参照データとの間の
一致が確かめられると、比較ユニット５はそれぞれＪつ
の比較信号１〕ＯＫを１つのアドレス管理ユニット４に
発する。
不一致の際には１つのエラーレジスタ８に否定さ′１１
．た比較１言号１〕ＯＫが与えられる。
メモリ７は行および列ごとにアドレス指定ｈＪ能な電気
的■込みおよび消去ＩＪＪ能な不揮発性メモリセルを有
する。その際、それぞれ複数のメモリセルが、コードデ
ータおよび参照データの長さに関係して、１つのアドレ
スのもとて選択可能である。
メモリ７のメモリ空間（は１つの行デコーダ６１および
１つのブロックデコーダ６２を介して制御ＤＪ能である
。ブロックデコーダ６２はその際にアドレス空間の内部
のアドレスの第１の部分集合を確定する。これらの第１
の部分集合（・て相応１′る〕′ドレス線Ａは第１の選
択論理回路１０を介して７−ドレス管理ユニット４に導
か、ｆ＋ている。辺択論理回路１０の！幾能はブロック
デコーダによっても受持だれ得る。
行デコーダ６１からメモリ７［通ずるアドレス線、ｉも
う１つの選択論理回路１３を介して同じくアドレス管理
ユニット１と接続さ第１ている。アドレス空間 ７のアドレス空間ｉ−１：、　ブロック分割と交わ′／
）第２の部分範囲に分割ａＪ能である。たとえば、この
」＝うにしてメモリ作動か、再びブロックに分割されて
いる１つのユーザーデータ・メモリおよび１つのコード
データ・メモリに分割ｉｉＪ能である１゜コードデータ
範囲′はその際て参照データ金受入れる役割をし得る。
従って、そのメモリ内′どｆはレジスタ１を介して読取
９円能でない。各用途に応じて、たとえば書込みまたは
消去のためのユーザーデータ・メモリへのアクセスは、
１つの成功裡の比較操作の終了時に第２のレリーズ信号
ＦＲＥ工が発生されているときのみ実行可能である。
アドレス管理ユニノｌ−４および選択論理回路］３を介
して、アドレス線の第１および第２のどの部分集合が１
つのレリーズ操作の間（（選択されなければならないか
が回１烙ＩＩに与えられる。アドレス線の第１の部分集
合の各々のなかで１つのレリーズ操作の経過中に少なく
とも１つのアドレスが１つのデータ比較のために選択さ
れていれば、かつ（または）アドレス指定が追加的に１
つの所与の順序で行なわれれば、アドレス管理ユニット
４から第１のレリーズ信号Ｆが取出しｒ＝ｆ能であり、
この１８号はエラーレジスタ８の出力は号と一緒に１つ
の論理ゲート・ユニット９ＶＣ導かれている。
それとは無関係に、参照データ語とコード語との間の偏
差を生ずる各比較の際にエラーレジスタ８がセットされ
る。
メモリ７のアドレス指定・＼のアクセス条件が守られて
おりかつ比較ユニノ）５ＶＣよシすべでのコ九たならｌ
ば、論理ゲート・ユニット９がレリーズ信号Ｆ’　ＲＥ
　Ｉを発生する。
このレリーズ信号゛・す、ユーザーデータ範囲の読出し
、書込みまた・は消去を司どる制萌ｊ信号と１つのアク
セス医穫回路内で論理結合され得る（図、テせず）。
以下の図面ｉｚこ関してアドレス線の第］の部分集Ｏ；
ｄそれぞれ８ビット長さの多数のメモリ場所を有する８
つのブロックにより確定されている。その際に制御は、
アドレス線へ〇、　　ＡＩ、Ａ２上Ｔ取出しＥＪ能なア
ドレス語の３つの最ド位ビットにより行なわれる。
アドレス線の第２の部分集合に１４一方でｅよメモリ７
の最初の４つの行に対するアドレス線が、また他方では
その他の行に対するアドレス線が属しでいる。その際に
４つの最初の有・ｄコードデータ範囲１／ｃ１　またそ
の他の行はユーザーデータ範囲に属している。コードデ
ータ範囲のアドレス線の１つがアクティブ化されている
。場合にＩｄｌこの状態が第２の選択論理回路１３から
導線Ｚ上に指示はれる。
アドレス論理回路４ｆｉ第１の選択論理回路１０と一緒
にだとえは、ブロックアドレス指定の１つの時間的１１
０序が確定されているように構成されている。これ（ｄ
８つのブロックが次々と昇順で選択すべきであることｌ
ｌＣある。さらに、たとえ＋ｄ二、ただそれぞれ１つの
クロックへの第１のアクセスがカウント有効であること
が僅、定される。さらに、ユーザーデータ範囲内（Ｃ記
憶されている参照データ（ｒ：ｉデータ比較内に場合に
よっては編入きれるべきであり、しかしユーザーデータ
範１川へのアクセス（Ｉよアドレス管用ｊコーニント４
に影ン斤すべきで０才ない。
第３図中のアドレス管理ユニット／Ｉは８つりブロンク
ロＣ４１’ｌ応して８つの双安定マルチバイブレーク４
０の１つの計数連鎖回路から成っており、そハらのセッ
ト入力端はそれぞれアンド回路１１から成る第２の論理
回路を介して入力端で第１および第２の選択論理回路１
０．１３の出力端と接４４１゛されている。双安定マル
チバイブレーク４００ナンド入力端咳それぞれ１つの対
）し、うけら１１でいるノアゲート］２の出力端を介し
て１つのクロック信号φと、寸だｊつのアンドゲート１
５を斤して第２の選択論理回路１３の出力および比較信
号ＤＯＫと接続されている。
第４図中のアドレス論理回路４′内で（・ますべでの双
安定マルチバイブレータ４０の出力Ｑけ１つのアノトゲ
−１１６に？浮かれてお９、その出力４４Ｍから第１の
レリーズ信号Ｆが」佼出しｂＪカ肚である。アドレス論
理回路１′のこの実施１１／ｇの・溝底の基礎となって
いるの１゛す、比較操作の経過中ＶＣ，第１のレリーズ
信号Ｆを発生するため、アドレス巌Δ０．ＡＩ。
Ａ２により６’６定されるブロックの各々が少なくとも
１回アドレス指定されるというアクセス条件である。ブ
ロックアドレス指定の順序は、この列では、第２のレリ
ーズ信号ＦＲＥＩの発生ｔ・で影響を有さない。
エラーレジスタ８は２つの直列接続された双安定マルチ
バイブレータ８０，８］から成っている。
その際に第１の双安定マルチバイブレータのセット入力
端はアンドゲート８２を介して第２の双安定マルチバイ
ブレータ８１の出力端Ｑと、また１つの歪定回路８５を
介して比較器ユニット５の出力端と接続されている。ア
ドレス管理ニーノド４およびエラーレジスタ８のすべて
の双安定マルチバイブレータは、エラーレジスタ８の第
２の双安定マルチバイブレータが歪定回路８４を介して
セントクロックφの不生起時Ｃ（セントされることを例
外として、１つのセントパルスφの生起時にセットされ
る。エラーレジスタは、１つのセットクロックφの継続
中に比較信号ＤＯＫがアクティブ化されていないときに
セットされる。エラー結果は、セットクロックが論理値
”０“をとる時間中に出力端に伝達される。第１の論ｊ
里ゲート・ユニット９は同じく１つの双安定マルチブレ
ータ９０から成っており、そのセット入力端は１つのア
ンドゲート９１を介してアドレス管理ユニット４の最後
の双安定マルチバイブレークの出力端Ｑとエラーレジス
タ８の第２の双安定マルチバイブレークの出力端Ｑとに
接続されている。第１の論理ゲート・ユニット９の双安
定マルチバイブレータがセットされていれば、その出力
＼瑞Ｑから第２のレリーズ信号ＦＲＥＩが取出し司能で
ある。
この例では取決めどおりにブロックが３つの竜丁位アド
レスビットを介して選択されるので、３つのアドレス線
へ〇、Ａｌ、Ａ２およびそれぞれそれらに対して平行な
導線は前に接続されている歪定回１ｉ１／ｌにより、第
１のブロックＢｌのアンドレスの印刀［」の際に第１の
双安定マルチバイブレータ４０′の前（（接続されてい
るノアゲート１２′が論理出力レベル”Ｉ′を有するよ
うに、ノアゲートｊ２と接続されている。
第２のブロックＢ２のアドレスの印加の際には専ら第２
の双安定マルチバイブ−レータ４０の前ｉＣ接ｊｒＡｉ
されているノアゲートが論理出力レベル”Ｊ”を有する
（以ト同様）。
すなわち、開数連鎖回路の進行１・ま、双安定マルチバ
イブレーク４０が相次いで昇順でセットされているとき
のみ行なわれる。
第６図には、上記の第１の・（夕１１０で対してメモリ
７ＶＣ対するアドレス指定パターンが示されている。
メモリ場所ピま行およびブロックにより確定をれており
、その１１に１１則の１１つの行ｚ１ないしＺ／Ｉはコ
ードデータ範囲ＩＣ，またその他の行（・まユーザーデ
ータ範囲Ｖ′Ｃ対応づけられている。すべてのメモリ場
所１・ま曲し番号をつけられている。その際にコードデ
ータ範囲はメモリ場所ｓＯないしｓ３］を内包している
。ユーザーデータ範囲ＶＣハその他のメモリ場所Ｓ：（
２ないしＳ４８およびそれ以降が属している。それぞれ
各１つのイ１の第１のメモリ場所は第］のブロックＢ１
に、それぞれすべての行の第２のメモリ場所Ｉ：ま第２
のブロックＢ２などＶＣ利応つけられている。ブロック
Ｂ１ないしＢ８（・まメモリ７のアドレス空間の第１の
γｙ＋＋−τＹ集合Ｖ（相応集合−る。行アドレス線：
・まアドレス空間の第２の部分集合に相応している。
以下に説明されるメモリアクセスでｔｒｉ例として示さ
れている８つのブロックＢ１ないしＢ８から出発して次
々と少なくとも８つの比較操作が実行される。その際に
Ｊ択されたメモリ場所１′、ｉアクセスの時間的順序を
示すｖｌないしＶ　１．５の記号を旬されている。その
際、各比較操作の際Ｖこコードデータと参照データとの
間の１つの一致が与えられていると仮定され、その結果
として各比較操作の際に［ヒ較信号ＤＯＫが発せられる
。すなわち、エラーレジスタ８：ｄどの場合にもセット
されない。
第２のレリーズ１百号ＦＲＥＩは、既に説明し７とよう
に、同時にＦ記の条件か満尽されているときのみ発生さ
れる。すべてのブロックＢ１ないしＢ８がコードデータ
範囲ＩＣ間して昇順で通過されなければならない。その
際にエラーレジスタ８がセットされてｒ（まならない。
コードデータまたはコ−ザーデータ範囲からの他のアド
レスはアクセス管理ユニット４への影響なしＶｒＣｌつ
のレリーズ操作のデータ比軸のなかＶＣ編入されていて
よい。しかし、そこに記１意されている参照データは比
較器ユニット５を弁してエラーレジスタ８に影響を有す
る。
第６図ａでは次々とメモリ場所ｓ　８．　　Ｓ　２５゜
８２０、Ｓｌ　９．Ｓｌ、２，８５．ｓｃおよび８２３
のアドレスが選択される。このアドレス指定の結果とし
て第２のレリーズ１ｇ号Ｆ　Ｒ’Ｅ　Ｉが生ずる。
なぜならば、ブロックあたり少なくとも１つのアドレス
が選択され、かつ必要とされる順序が守られたからであ
る。
次に第６図すの例ではメモリ場所ｓ８．Ｓ２６゜Ｓ　２
７．　Ｓ　２０．　　Ｓ　３５．　　Ｓ　３０．　Ｓ　
７およびＳ２３のアドレスが次々と選択される。しかし
、ブロックＢ２へのアクセスか行なわれず、１だブロッ
クＢ５内のメモリ場所Ｓ３５のアドレスがコードデータ
範囲の外側に位置しているので、アドレス管理ユニット
４は第１のレリーズ信号Ｆを発生しない。従って、メモ
リアクセスのレリーズは行なわれない。
第６図Ｃの例では同じくレリーズ（ｒよ行なわれない。
なぜなら１ハ、選択の順序が、必要とされる順序と異な
っているからである。すなわち、メモリ場所ｓ８，８２
６，８２５，８５．Ｂ６．　　Ｓ２３゜８１９およびＢ
１２のアドレスの印加ではブロックＢ３内のメモリ場所
ｓ２６がブロックＢ２内のメモリ場所８２５よりも前に
選択される。
第６図ｄでＱま再び１つのレリーズに対するすべての前
条件が守られる。すなわち、次々とメモリ場所８８．Ｂ
２４．、Ｂ３３．ｓ／１７．Ｂ３４．ｓｌ、８．　　Ｓ
ｌ、０．　　Ｓｌ、１．、　　Ｓｌ、２．　　Ｂ３６．
　　Ｓ３５゜８２９、Ｓｌ、４および３１．５のアドレ
スが選択される。その際Ｏて各ブロックＢ１ないしＢ８
内でコードデータ範囲の少なくとも１つのメモリ場所が
アドレス指“むされる。さらｖＣ、コードデータ範囲内
のそれぞれ第１のブロック選択の１つの昇順が与えられ
ている。許容し得る順序でメモリ場所Ｓ８、Ｂ２５．Ｓ
ｌ、８．　　Ｓ１１．、Ｂ１２．Ｓ２９゜５１７１およ
びＳ　］、　５へのアクセスが行なわれた。
データ比較の際に選択されたアドレスの完全性のみが重
要であり選択の順序・は重要でない第４図の回路装＠Ｖ
Ｃより、第６図Ｃによるアクセス順序もレリーズ信号Ｆ
ＲＥ、Ｈの発生に通ずる。
本発明の１つの実施樟様では、回路装置は、コードデー
タ範囲のメモリアドレスがｄｙｃ出され得ることをｌ！
ｌ−１止する１つの読出し阻止回路を有する。
さらに、レリーズ操作の回数を８１数可能な１つの劇敢
装布か設けられている。その際、レリーズ操作のｌり７
勺の回数が超過されると、たとえばデータ語の入力を繰
返すことにより不正ＶＣ１つのコード語を探す試みがな
されると、もう１つの比重回路によりメモリへのその後
の各アクセスが阻止される。読出し阻止回路、割数装置
およびもう１つの１狙ｊに回路の詳細シまドイツ連邦共
和国特許出願第３３１、８１．０１号明、翻書に示され
ている。
本発明による回路装置によれば、多数の種々の行アドレ
スがそのつどのブロックアドレスと１つのレリーズ信号
ＦＲＥＩの発生のため組合わ一帥勇能である。メモリ内
で利用ｏＪｉ指な、餡蜜の多数の参照データＶま簡単な
仕方で、正しくない＠１１６データによる偽造が不成功
裡のレリーズの試みをＪｒＬで認識されることを可能に
する。管理論理の実施を介して許容し得るレリーズの試
みの回数も’＋ｌ１ｌｌ　：長されているならば、欺峰
に対する安全性が特に旨い。
【図面の簡単な説明】
第１図は携帯カードと計算装置との間のデータ交換のだ
めの装置のイ既−茨図、？Ａ２図Ｑよメモリおよびアク
セス管理ユニットを肩する回路装置のブロック回路図、
第３図および第４図は第２図による回路装置ｔの詳細図
、２α５１ン１：しよび第６図ａないし第６図ｄは第２
図または第３図による回１＠装置の応用例を示す図であ
る。 Ｊ　・レジスタ、１′・アドレスレジスタ、■“・・デ
ータレジスタ、２・カード読取装置、３・・−携帯カ−
ド、４・・アドレス管理ユニット、５・・比校器ユニッ
ト、６　アドレスデコーダ、７・・メモリ、８・　エラ
ーレジスタ、９　論理ケート・ユニット、１０　選択論
理回路、１１−・アンドゲート、１２・ノアゲート、１
３・・選択論理回路、１５．１６・・・アンドゲート、
２０・・・Ｈ１算装置、２１・・接触装置、２２・デー
タ入力二二ツ）、４０．４０’・・・双安定回路、６１
・・行デコーダ、６２・・ブロックデコーダ、８０，８
］　・・双安定回路、８２・アンドゲート、８４．８５
・・イ／バータ、９０　双安定回路、９」　アントゲ−
１・。 ＩＧＩ ｆＧ２ ！［ ＦＲＥ／ ＦＩＧ５

Claims (1)

  1. 【特許請求の範囲】 １）電気的に書込みおよび消去５Ｊ能な不揮発性メモリ
    セルを有するメモリと、メモリの部分前」、囲の読出し
    、書込みおよび消去のための匍ｊｉｉ１１１回路と、制
    御回路を斤してメモリアドレスの一部分へのアクセスを
    、記憶されている参照データと外部から人力されたコー
    ドデータとの間のデータ比較を行なう入力操作と関係ぜ
    しめる管理ユニットとを含ん−Ｃいるモノリフツク集積
    可能なＩＵ路装置ｖＣおいて、管理ユニットがＦｙ数の
    コードデータと参照データとの間の比較操作の実行のた
    めの比較器ユニット（５）を有しており、参照データを
    受入れるメモリ範囲のアドレス空間が、それぞれ複数の
    アドレスを有し第」の選択論理回路（１０）により確定
    されるａ数の第］の部分集合に分割されており、１だ第
    １の部分集合を確定するアドレス線がアドレス管理ユニ
    ット（／１）と接続されており、このアドレス管理コー
    ニソトから第１のレリーズ信号が、比較操作の進行中に
    少なくとも１つのアドレスが各部１の路および・管埋ユ
    ニットを含Ｘ７でいるモノリフツク集積可能な回路装置
    。 ２）アドレス管理ユニツ］・か、第１の部分集合のアド
    レスを介してアドレス指定ｂ■能な数の双安定回路を有
    しており、それらの出力信号が１つのアンド論理により
    管理されることを特徴とする特；！Ｆ請求の範囲＠１項
    記載の１！；！Ｊ路装置。 ３）アドレス管理ユニット（４）が第１の部分集合のア
    ドレスの選択の所与の時間的順序をチェックするだめの
    計数連鎖回路を有していることを特徴とする特許請求の
    範囲第１頃またＩ′ｉ第２項記載の回路装置。 １）記憶、されている参照データと入力されたデータと
    の間の合致が達成されていないときに十ノドされるエラ
    ー・レジスタ（８）が管理ユニット（５）の出力’＋喘
    ＶＣ設けられていることを特徴とする特許請求の範囲第
    １項ないし第３項のいずれかに記載の回路装置。 ５）入力側でエラー・レジスタ（８）およびアドレス管
    理ユニット（／Ｉ）の出力端と接続されている論理ゲー
    ト・ユニット（９）が第２のレリーズ信号（１ｒ　ＲＥ
    　Ｉ　）の発生のために設けられていることを特徴とす
    る特許請求の範囲第４項記載の回路装置。 ６）それぞれ第１の部分集合との交わり集合としてアド
    レス線の第２の部分集合を確定するだめの第２の選択論
    理回路（１３）が設けられていることを特徴とする特許
    請求の範囲第１項ないし第５項のいずれかに記載の回路
    装置。 ７）第１および第２の選択論理回路（’１．０）、　　
    （１３）が５第２の論」！ゲート・ユニットを介してア
    ドレス管理ユニット（／Ｉ）と接続されており、第２の
    論理ゲート・ユニットが５第２の部分集合の外側のアド
    レスの選択の際にアドレス管理ユニット（／Ｉ）への第
    １の選択論理ｔＯＪ路（１０）の接続を阻ＩＬすること
    を特徴とする特許請求の範囲第５項記載の回路装置。 ８）第２のＸＩＳ分集台のコードメモリアドレスが読出
    し可能でないことを特徴とする特許請求の８・０．四部
    ］項ないし第７項のいずれかに記載の回路装置。 ９）コードメモリアドレスが消去および（また、は）書
    込み可能であることを特徴とする請求記載の回路装置。 Ｊ｛｝）データ比較が年債された比較器ユニット（５）
    Ｋより実行されることを特徴とする特許請求の範囲第１
    項ないし第９項のいずれかに記載の回路装置。 ｉｌ．）データ比較がエラー・レジスタ（８）の十ツ１
    ・により第２の部分集合の外ｆｉｌＱのアドレスに対し
    ても実行ｂＪ能であることを特徴とする特許汀青求の範
    囲第１項ないし第１０項のいずれかに記載の回路装置。 ２）　　『ＥＪ能なレリーズ操作の回数が３１数および
    １５目市論ｊｑ！回ｌ隋によりｆｉｌｌ：涙されている
    ことを特徴とする特許請求の範囲第１綱ないし第］．］
    Ｊ貞のいずれかＶＣ記載の回路装置。
JP59098466A 1983-05-18 1984-05-16 モノリシツク集積可能な回路装置 Pending JPS59220871A (ja)

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DE19833318083 DE3318083A1 (de) 1983-05-18 1983-05-18 Schaltungsanordnung mit einem speicher und einer zugriffskontrolleinheit
DE33180830 1983-05-18

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JPS59220871A true JPS59220871A (ja) 1984-12-12

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ID=6199300

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JP59098466A Pending JPS59220871A (ja) 1983-05-18 1984-05-16 モノリシツク集積可能な回路装置

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EP0127809A1 (de) 1984-12-12
DE3318083A1 (de) 1984-11-22
DE3473520D1 (en) 1988-09-22
US4712177A (en) 1987-12-08
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