JPS5922158A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5922158A JPS5922158A JP13162482A JP13162482A JPS5922158A JP S5922158 A JPS5922158 A JP S5922158A JP 13162482 A JP13162482 A JP 13162482A JP 13162482 A JP13162482 A JP 13162482A JP S5922158 A JPS5922158 A JP S5922158A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- common bus
- circuit
- limited
- lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する分野
この発明は複数のプロセッサが共通バスを介して共通メ
モリを使用するマルチプロセッサ方式のデータ処理装置
に関するものである。
モリを使用するマルチプロセッサ方式のデータ処理装置
に関するものである。
従来技術の構成
従来この種の装置として第１図に示すものがあった。第
１図において（”−’Ｌ（”−２Ｌ ＝−（１−ｎ）
はそれぞれプロセッサｐ、 ＋ Ｐ２ ＋・・・Ｐｎ
、＋２１は共通バス、（３１は共通メモリ、＋４１は共
通バス使用権判定回路である。壕だ、第２図は第１図に
おける任意の１つのプロセッサ（プロセッサＰｉ（１−
ｉ）で示す）の内部構成を入出力信号を主として示した
ブロック図で、第１図と同一符号は同一部分を示し、（
５）はＣＰＵ、［６１は共通バス使用権獲得用アービタ
（ａｒｂｉｔｅｒ）。
１図において（”−’Ｌ（”−２Ｌ ＝−（１−ｎ）
はそれぞれプロセッサｐ、 ＋ Ｐ２ ＋・・・Ｐｎ
、＋２１は共通バス、（３１は共通メモリ、＋４１は共
通バス使用権判定回路である。壕だ、第２図は第１図に
おける任意の１つのプロセッサ（プロセッサＰｉ（１−
ｉ）で示す）の内部構成を入出力信号を主として示した
ブロック図で、第１図と同一符号は同一部分を示し、（
５）はＣＰＵ、［６１は共通バス使用権獲得用アービタ
（ａｒｂｉｔｅｒ）。
（７）は共通バス信号接続用バッファ、（８）はアービ
タ（６）の起動信号生成用デコーダ、（９）は共通パス
使用要求信号（以下Ｂ ＲＥＱと略記する） 、！Ｉｎ
）は共通バス使用許可信号（以下ＢＰＲＮと略記する）
、旧〕は共通バス使用中表示信号（以下ＢＵＳＹと略記
する）、０ａはアドレス信号（以下ＡＤＲと略記する）
、ｔｌ：３１はデータ偏分（以下ＤＡＴＡと略記する）
、０尋は制御信号（以下ＣＮＴＬと略記する）、←９は
ロック信号（以下ＬＯＣＫと略記する９、ＯＱはアービ
タ（６）に対する起動信号（以下ＭＲＱと略記する）
、（１，７＋はバッファ（７）に対する起動信号（以下
ＢＬ！ムと略記する）である。
タ（６）の起動信号生成用デコーダ、（９）は共通パス
使用要求信号（以下Ｂ ＲＥＱと略記する） 、！Ｉｎ
）は共通バス使用許可信号（以下ＢＰＲＮと略記する）
、旧〕は共通バス使用中表示信号（以下ＢＵＳＹと略記
する）、０ａはアドレス信号（以下ＡＤＲと略記する）
、ｔｌ：３１はデータ偏分（以下ＤＡＴＡと略記する）
、０尋は制御信号（以下ＣＮＴＬと略記する）、←９は
ロック信号（以下ＬＯＣＫと略記する９、ＯＱはアービ
タ（６）に対する起動信号（以下ＭＲＱと略記する）
、（１，７＋はバッファ（７）に対する起動信号（以下
ＢＬ！ムと略記する）である。
共通バス（２１はアドレス信号線、データ信号線、およ
び制御信号線を含み、共）ｊ！１バス（２）と共通メモ
リ（３）とは各プロセッサにより互いに時分割的に使用
され、どのフロセッサが使用するかは当該フロセッサか
らのＢＲＥＱ （９＋により共通バス使用権判定回路（
４１で、予め設定された優先順位規則にもとづいて、１
時点では１つのプロセッサだけの使用が許可される。
び制御信号線を含み、共）ｊ！１バス（２）と共通メモ
リ（３）とは各プロセッサにより互いに時分割的に使用
され、どのフロセッサが使用するかは当該フロセッサか
らのＢＲＥＱ （９＋により共通バス使用権判定回路（
４１で、予め設定された優先順位規則にもとづいて、１
時点では１つのプロセッサだけの使用が許可される。
フロセッサＰｉ（１−ｉ）から共通メモ１月３）内のア
ドレス領域に対して連続的に書込みを行っているような
場合、その連続的な書込が全部終了した後でなければ、
他のプロセッサが当該アドレス領域中のデータを利用し
ては不都合な場合があり、このような場合、当該アドレ
ス領域への他のプロセッサからのアクセスを禁止するこ
とが必要となる。
ドレス領域に対して連続的に書込みを行っているような
場合、その連続的な書込が全部終了した後でなければ、
他のプロセッサが当該アドレス領域中のデータを利用し
ては不都合な場合があり、このような場合、当該アドレ
ス領域への他のプロセッサからのアクセスを禁止するこ
とが必要となる。
このような場合ＬＯＣＫ（１ｃＪを論理ｒＨＪとしく以
下、すべての信号のアクティブ状態を論理ｒｌ（Ｊで表
す）、たとえ共通バス使用権判定回路（４）でフロセッ
サＰｉ（１−ｉ） ＶＣ対するＢＰＲＮ （１０）を論
理ｒＬＪにしても、ＢＵＳＹ（１１）を論理ｒＨ」に保
ちアービタ（６１が共通バス１２＋の使用権を放棄しな
い。
下、すべての信号のアクティブ状態を論理ｒｌ（Ｊで表
す）、たとえ共通バス使用権判定回路（４）でフロセッ
サＰｉ（１−ｉ） ＶＣ対するＢＰＲＮ （１０）を論
理ｒＬＪにしても、ＢＵＳＹ（１１）を論理ｒＨ」に保
ちアービタ（６１が共通バス１２＋の使用権を放棄しな
い。
従来技術の動作
第３図は第２図の各信号の動作を示すタイミング図で横
軸は時間ｔを示し、第３図（ａ） −（ｆ）は各信号Ｌ
ＯＣＫ Ｑ！１ 、 ＭＲＱ Ｑ＊ 、 ＢＲＥＱ ＋
９１ 、 ＢｐＲＮ １１０１ 、 ＢＵＳＹ（ｌυ、
ＢＥＮ（１７１の論理を示し、第３図（ｇ）〜（ｉ）は
各信号ＡＩ）Ｒ（１２、ＤＡＴＡＯ３１、ＣＮＴＬ０４
ｔＤ送出金示ス。以下、第３図により従来の装置の動作
を説明する。 ［ＣＰＵ １５１ ｉ’ｌ：
ｔ＋時点で共通メモ１月３）へのアクセス動作を開始し
ＡＤＲ（１２、ＤＡＴＡ （１３１、ＣＮＴＬ （１４
を出力する。
軸は時間ｔを示し、第３図（ａ） −（ｆ）は各信号Ｌ
ＯＣＫ Ｑ！１ 、 ＭＲＱ Ｑ＊ 、 ＢＲＥＱ ＋
９１ 、 ＢｐＲＮ １１０１ 、 ＢＵＳＹ（ｌυ、
ＢＥＮ（１７１の論理を示し、第３図（ｇ）〜（ｉ）は
各信号ＡＩ）Ｒ（１２、ＤＡＴＡＯ３１、ＣＮＴＬ０４
ｔＤ送出金示ス。以下、第３図により従来の装置の動作
を説明する。 ［ＣＰＵ １５１ ｉ’ｌ：
ｔ＋時点で共通メモ１月３）へのアクセス動作を開始し
ＡＤＲ（１２、ＤＡＴＡ （１３１、ＣＮＴＬ （１４
を出力する。
ＡＤＲＱ２ ｉｆデコータ１８１に入力されＭＲＱ （
ｌｉ’を発生レアービタ（６）全起動する。アービタ（
６）はｔ２時点でＢＲＥＱ（９）を論理ｒＨＪとしこれ
が判定回路（４（に入力され、 １所定の優先＋１１
ｆｉ位論理による判定があって、プロセッサｐｉ（１−
ｉ）が使用権を与えられる場合は判定回 １路でｔ３
時点においてＢＰＲＮ １１０）を論理ｒＨＪにする
１ことによりアービタ（６）に知らされる。アービ
タ（６１−はＢＵＳＹ （ＩｌｌＯ論岬ｆ、調べ、これ
が論理「Ｌ」（不使用状態を示す）であれば、ｔ４時ル
でこれを論理ｒ ＨＪにする。これによりフロセッサＰ
ｊ （１−ｉ ）が （共通バス（２）ヲ使用するこ
とが可能とな９、アービタ（６）はＢＥＮ （１７１を
論理ｒＨ」にし、バッファ（７）の入力ＡＤＲ（１２、
ＤＡＴＡ Ｑ３１ 、 ＣＮＴＬ （１，１，） Ｕ
ハフ ７７ ＋７１から共通バスへ出力され、共通メモ
リ（３）へのアクセス動作が行われる。
ｌｉ’を発生レアービタ（６）全起動する。アービタ（
６）はｔ２時点でＢＲＥＱ（９）を論理ｒＨＪとしこれ
が判定回路（４（に入力され、 １所定の優先＋１１
ｆｉ位論理による判定があって、プロセッサｐｉ（１−
ｉ）が使用権を与えられる場合は判定回 １路でｔ３
時点においてＢＰＲＮ １１０）を論理ｒＨＪにする
１ことによりアービタ（６）に知らされる。アービ
タ（６１−はＢＵＳＹ （ＩｌｌＯ論岬ｆ、調べ、これ
が論理「Ｌ」（不使用状態を示す）であれば、ｔ４時ル
でこれを論理ｒ ＨＪにする。これによりフロセッサＰ
ｊ （１−ｉ ）が （共通バス（２）ヲ使用するこ
とが可能とな９、アービタ（６）はＢＥＮ （１７１を
論理ｒＨ」にし、バッファ（７）の入力ＡＤＲ（１２、
ＤＡＴＡ Ｑ３１ 、 ＣＮＴＬ （１，１，） Ｕ
ハフ ７７ ＋７１から共通バスへ出力され、共通メモ
リ（３）へのアクセス動作が行われる。
アクセス要求動作開始時点ｔ１においてＣＰＵ ＋５１
がＬＯＣＫ （ｌυを論理「■１」にセットした場合、
アービタ（６）はＬＯＣＫ （１５）入力が論理ｒＨｊ
でいる間、ＢＵＳＹ１υを論理「■（」に保ち、他のよ
り優先順位の高いプロセッサが共通バス（２）を要求し
ｔ５時点で示したようにフロセッサＰｉ（１−ｉ）に対
するＢＰＲＮ（１０）が論理ｒＬＪとなっても共通バス
（２）の使用権を放棄しない。これによりＣＰＵ＋５１
は連続的に共通メモリ１３１へアクセスし一連のデータ
を他のフロセッサに途中アクセスされてその内容を改変
されたり、又はフロセッサＰｉ（１−ｉ）が一連のデー
タを１換えてハる途中に他のフロセッサが書換え済のデ
ータと南換え未済のデータと全一連のデータとして読出
したシする事故全防止することができる。このような従
来の装置はマルチプロセッサ方式のデータ６理装置とし
てよく知られている所である。
がＬＯＣＫ （ｌυを論理「■１」にセットした場合、
アービタ（６）はＬＯＣＫ （１５）入力が論理ｒＨｊ
でいる間、ＢＵＳＹ１υを論理「■（」に保ち、他のよ
り優先順位の高いプロセッサが共通バス（２）を要求し
ｔ５時点で示したようにフロセッサＰｉ（１−ｉ）に対
するＢＰＲＮ（１０）が論理ｒＬＪとなっても共通バス
（２）の使用権を放棄しない。これによりＣＰＵ＋５１
は連続的に共通メモリ１３１へアクセスし一連のデータ
を他のフロセッサに途中アクセスされてその内容を改変
されたり、又はフロセッサＰｉ（１−ｉ）が一連のデー
タを１換えてハる途中に他のフロセッサが書換え済のデ
ータと南換え未済のデータと全一連のデータとして読出
したシする事故全防止することができる。このような従
来の装置はマルチプロセッサ方式のデータ６理装置とし
てよく知られている所である。
従来技術の欠点
しかし、このような従来の装置では、たとえばプロセッ
サＰｉ（１−ｉ）においてＬＯＣＫα９が論理「１１」
になっている間は、より優先順位の高い他のプロセッサ
がプロセッサｐｉ（１−ｉ）がアクセスしている領域に
は関係のない他の領域に緊急にアクセスしようとしても
プロセッサＰｉ（１−ｉ）でＬＯＣＫ （１！３が論理
ｒＬＪになる寸で待たなければならない。このことは、
マルチプロセッサ全体の処理効率を低下させる欠点とな
っている。
サＰｉ（１−ｉ）においてＬＯＣＫα９が論理「１１」
になっている間は、より優先順位の高い他のプロセッサ
がプロセッサｐｉ（１−ｉ）がアクセスしている領域に
は関係のない他の領域に緊急にアクセスしようとしても
プロセッサＰｉ（１−ｉ）でＬＯＣＫ （１！３が論理
ｒＬＪになる寸で待たなければならない。このことは、
マルチプロセッサ全体の処理効率を低下させる欠点とな
っている。
本発明の目的
この発明は従来のものの上記の欠点を除去するためにな
されたもので、共通メモリ内アドレス領域を適当な複数
のアドレス領域に分割し、所望のアドレス領域だけを限
定してロックし、其他のアドレス領域に対しては、より
優先順位の高い他のプロセッサからのアクセスを可能に
し、ロックした領域の一連のデータに対する処理が終了
しないでロックが継続されている時小で他のプロセッサ
に共通バスが占有された場合は、当該他のプロセッサに
よる共通バスの占有が解除された後に上記ロックした領
域の一連のデータ中処理未済のデータに対する処理を再
開するようＶこし、以てマルチプロセッサの動作効率の
低下を防止したデータ処理装置を提供することを目的と
している。
されたもので、共通メモリ内アドレス領域を適当な複数
のアドレス領域に分割し、所望のアドレス領域だけを限
定してロックし、其他のアドレス領域に対しては、より
優先順位の高い他のプロセッサからのアクセスを可能に
し、ロックした領域の一連のデータに対する処理が終了
しないでロックが継続されている時小で他のプロセッサ
に共通バスが占有された場合は、当該他のプロセッサに
よる共通バスの占有が解除された後に上記ロックした領
域の一連のデータ中処理未済のデータに対する処理を再
開するようＶこし、以てマルチプロセッサの動作効率の
低下を防止したデータ処理装置を提供することを目的と
している。
本発明の構成
以下図面についてこの発明の詳細な説明する。
第４図はこの発明の一実施例を示すブロック図で、２２
図と同一符号は同−又は相当部分、或は同一または相当
信号を示し、共通メモリ（３）のアドレス領域はＡｌ−
Ａｍのｍ個のアドレス領域に分割された場合を示す。（
国は限定ロック生成回路、（１９−１） 、 −−−（
１９−ｍ ）はそれぞれＡ ｌ −−−−Ａｍのアドレ
ス領域に対する限定ロック表示信号（以下ＢＬＫＩ−−
−−ＢＬＫｍと略記する）、しυ）は限定ロック生成回
路囮から判定回路（４）へ送出する共通バス使用要求信
号（以下ＢＲＱＣと略記する）である。信号ＢＬＫＩ
（１９−１） 、 ＢＬＫｍ（１９−ｍ） ｆそれぞ
れ伝送するため共通バス（２）内には各限定ロック表示
信号線が設けられる。
図と同一符号は同−又は相当部分、或は同一または相当
信号を示し、共通メモリ（３）のアドレス領域はＡｌ−
Ａｍのｍ個のアドレス領域に分割された場合を示す。（
国は限定ロック生成回路、（１９−１） 、 −−−（
１９−ｍ ）はそれぞれＡ ｌ −−−−Ａｍのアドレ
ス領域に対する限定ロック表示信号（以下ＢＬＫＩ−−
−−ＢＬＫｍと略記する）、しυ）は限定ロック生成回
路囮から判定回路（４）へ送出する共通バス使用要求信
号（以下ＢＲＱＣと略記する）である。信号ＢＬＫＩ
（１９−１） 、 ＢＬＫｍ（１９−ｍ） ｆそれぞ
れ伝送するため共通バス（２）内には各限定ロック表示
信号線が設けられる。
本発明の動作
第５図は第４図の各信号の動作を示すタイミング図で第
３図と同様の表示方法により表示する。
３図と同様の表示方法により表示する。
オ社図（ａ） 〜（ｈ）は各信号ＬＯＣＫ（１５）、
ＢＬＫｊ（１９−ｊ）。
ＢＬＫｊ（１９−ｊ）。
ＭＲＱ （１６）、ＢＲＥＱ（９）、ＢＲＱＣ（２０）
、ＢＰＲＮ（１０）。
、ＢＰＲＮ（１０）。
ＢＵＳＹ（１１） 、 ＢＥＮ（１７）の論理を示し
、第５図（ｉ）〜（りは各信号ＡＤＲ（１２）、 ＤＡ
ＴＡ（１３）、 ＣＮＴＬ（１４）の送出金示す。以下
、第５図により第４図の装置の動作を説明する。
、第５図（ｉ）〜（りは各信号ＡＤＲ（１２）、 ＤＡ
ＴＡ（１３）、 ＣＮＴＬ（１４）の送出金示す。以下
、第５図により第４図の装置の動作を説明する。
プロセッサＰｉ（１−ｉ）は時点ｔ７でロック付の共通
メモリ（３）アクセス動作に入る。すなわちＣＰＵ ＋
５１はＬＯＣＫ（１５） ′ｆ：論理ｒ ＨＪ Ｋ Ｌ
、ＡＤＲ（ｌす、ＤＡＴＡＣＩ国。
メモリ（３）アクセス動作に入る。すなわちＣＰＵ ＋
５１はＬＯＣＫ（１５） ′ｆ：論理ｒ ＨＪ Ｋ Ｌ
、ＡＤＲ（ｌす、ＤＡＴＡＣＩ国。
ＣＮＴＬ（１４） を送出する。デコーダ（８）がＭ
Ｉ七Ｑ（１６）を論理ｒＨＪにし、アービタ（６）がＢ
ＲＥＱ（９）をｔ８時点で論理「Ｈ」にすることは第２
図の場合と同様である。限定ロック生成回路ｆ１８１は
１，０ＣＫ（１５）とＡＤＲ（１２との入力によシＢＬ
Ｋｊ （１９−ｊ ）のｊの償金決定する。ＢＲＥＱ
（９１の入力がｒＨＪになるとＢｌ、Ｋｊ（１９−ｊ）
の論理を調べる。ｔ８時点でＢＥ、Ｋｊ（１９−ｊンが
論理ｒＨＪであることは他のプロセッサがＮｏ。
Ｉ七Ｑ（１６）を論理ｒＨＪにし、アービタ（６）がＢ
ＲＥＱ（９）をｔ８時点で論理「Ｈ」にすることは第２
図の場合と同様である。限定ロック生成回路ｆ１８１は
１，０ＣＫ（１５）とＡＤＲ（１２との入力によシＢＬ
Ｋｊ （１９−ｊ ）のｊの償金決定する。ＢＲＥＱ
（９１の入力がｒＨＪになるとＢｌ、Ｋｊ（１９−ｊ）
の論理を調べる。ｔ８時点でＢＥ、Ｋｊ（１９−ｊンが
論理ｒＨＪであることは他のプロセッサがＮｏ。
Ｊのアドレス領域をロックしていることｋｍ味しプロセ
ッサｐｉ（１−ｉ）はアクセスを禁じられる。
ッサｐｉ（１−ｉ）はアクセスを禁じられる。
ＢＬＫｊ（１９−コ）はｔ７時点で論理ｒＬＪとなり、
限定ロック生成回路（１，８１は直ちにＢＲＱＣ（２０
）を論理ｒＨＪにして判定回路（４１に要求する。アー
ビタ（６）はＢＰＲＮｌｌｏ）が論理「１４」となるの
を待つが、この間ｔｌＯ時点でＢＬＫｊ （１９−ｊ
）が論理ｒＨＪとなった場合、よシ優先度の高い他のプ
ロセッサがＮｏ、ｊのアドレス領域をロック付きでアク
セス動作を行っていることを意味し、この時、限定ロッ
ク生成回路吐はＢＲＱＣ（２０）の論理をＩｆ、Ｊにも
どす。ｔ１□時点でＢＬＫｊ （１９−ｊ ）の論理が
ｒＬＪにもどると、ＢＲＥＱ ＋９１が論理「■（」な
らＢＲＱＣ（２０）は再び論理ｒＨＪとなり共通バス（
２）を要求する。ｔｌ。特産でＢＰＲＮ（１０）が論理
ｒＨＪとなり、プロセッサＰｉ（１−ｉ）が共通バス（
２）の使用権を与えられ、限定ロック生成回路α秒はＢ
ＬＫｊ （１９−ｊ ）を論理「Ｈ」に設定する。ＢＰ
ＲＮ ［０１けアービタ（６）にも入力されているので
真後は第２図の回路と同様な動作が行われる。
限定ロック生成回路（１，８１は直ちにＢＲＱＣ（２０
）を論理ｒＨＪにして判定回路（４１に要求する。アー
ビタ（６）はＢＰＲＮｌｌｏ）が論理「１４」となるの
を待つが、この間ｔｌＯ時点でＢＬＫｊ （１９−ｊ
）が論理ｒＨＪとなった場合、よシ優先度の高い他のプ
ロセッサがＮｏ、ｊのアドレス領域をロック付きでアク
セス動作を行っていることを意味し、この時、限定ロッ
ク生成回路吐はＢＲＱＣ（２０）の論理をＩｆ、Ｊにも
どす。ｔ１□時点でＢＬＫｊ （１９−ｊ ）の論理が
ｒＬＪにもどると、ＢＲＥＱ ＋９１が論理「■（」な
らＢＲＱＣ（２０）は再び論理ｒＨＪとなり共通バス（
２）を要求する。ｔｌ。特産でＢＰＲＮ（１０）が論理
ｒＨＪとなり、プロセッサＰｉ（１−ｉ）が共通バス（
２）の使用権を与えられ、限定ロック生成回路α秒はＢ
ＬＫｊ （１９−ｊ ）を論理「Ｈ」に設定する。ＢＰ
ＲＮ ［０１けアービタ（６）にも入力されているので
真後は第２図の回路と同様な動作が行われる。
すなわち、アービタはＢＵＳＹ（１１）が論理ｒＬｊに
なるのを待ちｔ１３時点でＢＵＳＹ（１１）とＢＥＮ（
１７）を論理「ＩＪ」にセットし、共通バス（２）上に
ＡＤＲ（ＩＪ。
なるのを待ちｔ１３時点でＢＵＳＹ（１１）とＢＥＮ（
１７）を論理「ＩＪ」にセットし、共通バス（２）上に
ＡＤＲ（ＩＪ。
ＤＡＴＡ（１３） 、 ＣＮＴＬ（１４）が出力され共
通メモリ（３）アクセス動作が行われ、ｔ１４時点で終
了する。
通メモリ（３）アクセス動作が行われ、ｔ１４時点で終
了する。
本発明の効果
以上のように、この発明によれば共通メモリ（３）への
アクセスにおけるロック機能が所望の特定アドレス領域
に限定され、それ以外のアドレス領域であれば他のプロ
セッサがアクセスすることが可能となり、装置全体のデ
ータ処理効率を向上させることができる。
アクセスにおけるロック機能が所望の特定アドレス領域
に限定され、それ以外のアドレス領域であれば他のプロ
セッサがアクセスすることが可能となり、装置全体のデ
ータ処理効率を向上させることができる。
第１図は従来の装置上水すブロック図、第２図は第１図
における任意の１つのプロセッサの内部構成を示すブロ
ック図、第３図は第２図の各信号の動作を示すタイミン
グ図、第４図はこの発明の一実施例を示すブロック図、
第５図は第４図の各信号の動作を示すタイミング図であ
る。 （１−ｉ）・・・プロセッサｐｉ 、 ｉ２１・・・共
通バス、（３ｊ・・・共通メモリ、（４）・・・共通バ
ス使用権判定回路、（９）・・・ＢＲＥＱ 、
（１０）・・・ＢＰＲＮ、 （１１ン・・・ ＢＵ
ＳＹ、 （１２）・・・・・・・・ＡＤＲ、（１５）
・・・ＬＯＣＫ 、 （１９−１）・・・ＢＬＫＩ 。 （２０）−ＢＲＱＣ。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
における任意の１つのプロセッサの内部構成を示すブロ
ック図、第３図は第２図の各信号の動作を示すタイミン
グ図、第４図はこの発明の一実施例を示すブロック図、
第５図は第４図の各信号の動作を示すタイミング図であ
る。 （１−ｉ）・・・プロセッサｐｉ 、 ｉ２１・・・共
通バス、（３ｊ・・・共通メモリ、（４）・・・共通バ
ス使用権判定回路、（９）・・・ＢＲＥＱ 、
（１０）・・・ＢＰＲＮ、 （１１ン・・・ ＢＵ
ＳＹ、 （１２）・・・・・・・・ＡＤＲ、（１５）
・・・ＬＯＣＫ 、 （１９−１）・・・ＢＬＫＩ 。 （２０）−ＢＲＱＣ。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- 複数のプロセッサが共通バス使用権判定回路の制御に従
い共通バスを介して共通メモリにアクセスするデータ処
理装置において、上記共通バスの一部として設けられ、
上記共通メモリ内のアドレス領域を複数のアドレス領域
に分割して各ア）゛レス領域リロックを表すイぎ号を伝
送する各限定ロック表示信号性と、上記複数の７０セツ
サの各プロセッサにそれぞれ対応して設けられる各限定
ロック生成回路と、上記各限定ロック表示信号線をすべ
ての限定ロック生成回路に並列に接続する手段と、十記
各限定ロック生成回路において対応するプロセッサから
ロック信号、アドレス信号を入力して限定ロックすべき
アドレス領域を決定する手段と、上記対応するプロセッ
サから共通バス使用要求信号が入力され上記限定ロック
すべきアドレン領域に対する限定ロック表示信号線上の
信号がロック状態を表していない場合に限り当該限定ロ
ック生成回路から上記共通バス全弁して上記共通バス使
用権判定回路に共通バス使用要求信号を出力する手段と
、上記共通バスを介して共通バス使用許可信号が与えら
れたとき当該限定ロック生成回路において上記限定ロッ
クすべきアドレス領域に対する限定ロック表示信号線上
の信号をロック状態を表すよ５に設定する手段とを備え
たことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13162482A JPS5922158A (ja) | 1982-07-28 | 1982-07-28 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13162482A JPS5922158A (ja) | 1982-07-28 | 1982-07-28 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922158A true JPS5922158A (ja) | 1984-02-04 |
Family
ID=15062402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13162482A Pending JPS5922158A (ja) | 1982-07-28 | 1982-07-28 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922158A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4941044A (ja) * | 1972-08-26 | 1974-04-17 |
-
1982
- 1982-07-28 JP JP13162482A patent/JPS5922158A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4941044A (ja) * | 1972-08-26 | 1974-04-17 |
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