JPS59221886A - 磁気バブルメモリ装置 - Google Patents
磁気バブルメモリ装置Info
- Publication number
- JPS59221886A JPS59221886A JP58094961A JP9496183A JPS59221886A JP S59221886 A JPS59221886 A JP S59221886A JP 58094961 A JP58094961 A JP 58094961A JP 9496183 A JP9496183 A JP 9496183A JP S59221886 A JPS59221886 A JP S59221886A
- Authority
- JP
- Japan
- Prior art keywords
- loop
- boot
- defective
- information
- bubble memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0875—Organisation of a plurality of magnetic shift registers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は磁気バブルメモリ素子に関し、特に不良マイナ
ーループ情報の格納方式に関するものである。
ーループ情報の格納方式に関するものである。
従来技術と問題点
磁気バブルメモリは情報が不揮発であり、アクセス時間
が速く、小型で振動衝撃に対して強い等の多くの特徴を
もっているため小型ファイルメモリとして端末機等に用
いられている。この磁気バブルメモリにおいて情報記憶
用のループ構成は現在主として複数のマイナールーツを
持ついわ゛ゆるメジャーマイナーループ構成である。こ
のメジャーマイナールゾ構成では結晶の欠陥とか、−２
ターンの欠陥によるマイナーループの不良が避けられず
、そのためある程度の不良マイナーループを許容するの
が普通である。そしてこの不良マイナーループ情報は一
般にバブルメモリ素子内に格納され、電源投入時など必
要に応じて読み出され、コントローラによって当該ルー
プにはバブル情報が書き込まれないように処理されてい
る。
が速く、小型で振動衝撃に対して強い等の多くの特徴を
もっているため小型ファイルメモリとして端末機等に用
いられている。この磁気バブルメモリにおいて情報記憶
用のループ構成は現在主として複数のマイナールーツを
持ついわ゛ゆるメジャーマイナーループ構成である。こ
のメジャーマイナールゾ構成では結晶の欠陥とか、−２
ターンの欠陥によるマイナーループの不良が避けられず
、そのためある程度の不良マイナーループを許容するの
が普通である。そしてこの不良マイナーループ情報は一
般にバブルメモリ素子内に格納され、電源投入時など必
要に応じて読み出され、コントローラによって当該ルー
プにはバブル情報が書き込まれないように処理されてい
る。
第１図は従来から行なわれている不良ループ情報格納方
法を説明するだめの図であシ、ａはマーカーループ方式
あるいはブート波−ジ方式と呼ばれるもの、ｂはブート
ループ方式をそれぞれ説明するだめの図である。同図に
おいて、Ｎｏｌ〜Ｎｏ４はマイナーループ、１はマーカ
ーループ、２はブートループ、３は書き込み用メジャー
ライン、４は読み出し用メジャーライン、Ｄはディテク
タ、Ｒはレプリケータ、Ｓはスワップゲート、Ｇはジェ
ネレータ、破線はコンダクタ、ＢＲはノートレプリケー
タ、ＢＳはブートスワッゾゲートをそれぞれ示している
。
法を説明するだめの図であシ、ａはマーカーループ方式
あるいはブート波−ジ方式と呼ばれるもの、ｂはブート
ループ方式をそれぞれ説明するだめの図である。同図に
おいて、Ｎｏｌ〜Ｎｏ４はマイナーループ、１はマーカ
ーループ、２はブートループ、３は書き込み用メジャー
ライン、４は読み出し用メジャーライン、Ｄはディテク
タ、Ｒはレプリケータ、Ｓはスワップゲート、Ｇはジェ
ネレータ、破線はコンダクタ、ＢＲはノートレプリケー
タ、ＢＳはブートスワッゾゲートをそれぞれ示している
。
ａ図に示すマーカーループ方式は複数のマイナーループ
のうちの１本、例えばディテクタＤに最も近いループを
マーカーループ１として使用する。
のうちの１本、例えばディテクタＤに最も近いループを
マーカーループ１として使用する。
マーカーループ１には唯１個のバブル６がマーカーとし
て書き込まれ、他のマイナーループＮｏｌ〜Ｎｏ４のマ
ーカーに相当するビット位置には良ループについては＋
ｔ １ ｎ、不良ループについては”ｏ”情報が書き込
まれる。図の例ではＮｏ３ループが不良ループであるか
らＮｏ３ルーゾのマーカに相当するビット位置には、バ
ブルが書き込まれていない。
て書き込まれ、他のマイナーループＮｏｌ〜Ｎｏ４のマ
ーカーに相当するビット位置には良ループについては＋
ｔ １ ｎ、不良ループについては”ｏ”情報が書き込
まれる。図の例ではＮｏ３ループが不良ループであるか
らＮｏ３ルーゾのマーカに相当するビット位置には、バ
ブルが書き込まれていない。
各ループの相当ビット位置を以下４−ジと称する。
この状態で電源が投入されると、コントローラは回転駆
動磁界を発生し、バブルを移動させると同時に予め定め
られた間隔でレプリケータ・やルスを連続的に発生し、
マーカーの検索を行なう。すなわちマーカーループ１か
らディテクタＤまでのビット数をＮビットとすればレプ
リケータパルスを発生してからＮ周期目にバブルが検出
されたとき、これがマーカーであシ、これに続く１ペー
ジの情報列が不良ループ情報となる。この方式ではマー
カーを検出するまで最悪の場合、ループ内の全ページを
読み出さなければならず実効的なアクセス時間を増加さ
せる欠点がある。例えば１ルーゾ当り２０００ビツト、
６００本のマイナーループを有する１Ｍビット素子を１
００ ｋＨｚで動作させた場合、マーカー検出までの時
間は最悪で１２秒を要することになる。
動磁界を発生し、バブルを移動させると同時に予め定め
られた間隔でレプリケータ・やルスを連続的に発生し、
マーカーの検索を行なう。すなわちマーカーループ１か
らディテクタＤまでのビット数をＮビットとすればレプ
リケータパルスを発生してからＮ周期目にバブルが検出
されたとき、これがマーカーであシ、これに続く１ペー
ジの情報列が不良ループ情報となる。この方式ではマー
カーを検出するまで最悪の場合、ループ内の全ページを
読み出さなければならず実効的なアクセス時間を増加さ
せる欠点がある。例えば１ルーゾ当り２０００ビツト、
６００本のマイナーループを有する１Ｍビット素子を１
００ ｋＨｚで動作させた場合、マーカー検出までの時
間は最悪で１２秒を要することになる。
またｂ図に示すブートループ方式は、他のマイナールー
プＮｏｌ〜Ｎｏ４から独立したブートループ２を有し、
このブートループ２はブートス’７ツデｒ−） ＢＳお
よびブートレプリケータＢＲによシメジャーライン３及
び４に接続されてお弘これらのゲートは他のループから
独立したコンダクタを有している。このためブートルー
プだけを選択的にアクセスすることができる。この方式
ではブートループ２内にヘッダ９−と呼ばれる特殊な情
報７が書き込まれており、ヘッダ′−７に続いて不良ル
ープ情報８が格納されている。この状態で電源が没入さ
れるとコントローラは回転駆動磁界を発生すると共にプ
ートレプリケータＢＲを連続して動作させブートループ
２内の情報を読み出す。コントローラはヘッダー情報を
検索し、これに続く情報を不良ループ情報として知るこ
とができる。この方式の場合、１ループ当シ２０００ビ
、ト、６００本のマイナーループを有する１Ｍピッ）素
子を１００ ｋＨｚで動作させるとヘッダー検出までに
最悪でも２０００Ｘ１０μｓ＝＝２０ｍｓ となり前
述の、−カールーゾ方式に比べ実効アクセス時間は大幅
に短縮される。
プＮｏｌ〜Ｎｏ４から独立したブートループ２を有し、
このブートループ２はブートス’７ツデｒ−） ＢＳお
よびブートレプリケータＢＲによシメジャーライン３及
び４に接続されてお弘これらのゲートは他のループから
独立したコンダクタを有している。このためブートルー
プだけを選択的にアクセスすることができる。この方式
ではブートループ２内にヘッダ９−と呼ばれる特殊な情
報７が書き込まれており、ヘッダ′−７に続いて不良ル
ープ情報８が格納されている。この状態で電源が没入さ
れるとコントローラは回転駆動磁界を発生すると共にプ
ートレプリケータＢＲを連続して動作させブートループ
２内の情報を読み出す。コントローラはヘッダー情報を
検索し、これに続く情報を不良ループ情報として知るこ
とができる。この方式の場合、１ループ当シ２０００ビ
、ト、６００本のマイナーループを有する１Ｍピッ）素
子を１００ ｋＨｚで動作させるとヘッダー検出までに
最悪でも２０００Ｘ１０μｓ＝＝２０ｍｓ となり前
述の、−カールーゾ方式に比べ実効アクセス時間は大幅
に短縮される。
このように１Ｍビットまでの存置の素子ではブートルー
プ方式が有効であるが、４Ｍビット以上の高密度素子の
場合にはこの方式が大きな欠点を・有４るようになる。
プ方式が有効であるが、４Ｍビット以上の高密度素子の
場合にはこの方式が大きな欠点を・有４るようになる。
すなわち、４Ｍビット素子は１Ｍビット素子の性能を保
ちガから高密度化を達成するという要請から、１ループ
内のビット数を１Ｍビット素子と同じとし、マイナール
ープ数を４倍にする構成がとられるため、前述の１Ｍビ
ット素子をもとに４Ｍビット素子を形成すると、１ルー
プ当ｊｌ）２０００ビツトを持つマイナーループが２４
００本となる。従って１本のブートループ内に不良ルー
プ情報が格納できなくなる。
ちガから高密度化を達成するという要請から、１ループ
内のビット数を１Ｍビット素子と同じとし、マイナール
ープ数を４倍にする構成がとられるため、前述の１Ｍビ
ット素子をもとに４Ｍビット素子を形成すると、１ルー
プ当ｊｌ）２０００ビツトを持つマイナーループが２４
００本となる。従って１本のブートループ内に不良ルー
プ情報が格納できなくなる。
この欠点を避けるため４Ｍビット素子の構成をＩＭビッ
ト×４とし、ブートループも４本持つよリな構成も考え
られるが、この場合にはブートループ４本が必ず良ルー
プでｋければガら々い。ところが素子内にはある確率で
不良ループが含まれるから、ブートループについてもそ
の確率で不良が生じる。１Ｍビット素子で１０チップ当
り１チツプのブートループ不良が生じると仮定すれば４
Ｍビット素子で４本共ブートループが良ループとなる確
率は（”／１０ ）’嬌ｏ、６６となり、約１／３の素
子は不良品となシ使用できなくなってしまうという大き
な欠点がある。
ト×４とし、ブートループも４本持つよリな構成も考え
られるが、この場合にはブートループ４本が必ず良ルー
プでｋければガら々い。ところが素子内にはある確率で
不良ループが含まれるから、ブートループについてもそ
の確率で不良が生じる。１Ｍビット素子で１０チップ当
り１チツプのブートループ不良が生じると仮定すれば４
Ｍビット素子で４本共ブートループが良ループとなる確
率は（”／１０ ）’嬌ｏ、６６となり、約１／３の素
子は不良品となシ使用できなくなってしまうという大き
な欠点がある。
発明の目的
本発明は上記従来の欠点に鑑み、高容量例えば４Ｍビ、
ト以上の素子にも適用でき、しかも不良品を増加させな
い磁気バブルメモリの不良ループ情報格納方式を提供す
ることを目的とするものである。
ト以上の素子にも適用でき、しかも不良品を増加させな
い磁気バブルメモリの不良ループ情報格納方式を提供す
ることを目的とするものである。
発明の構成
そしてこの目的は本発明によれば、複数のマイナールー
プと独立したブートループを持つ磁気バブルメモリ素子
において、特定波−ジを示すヘッダゝ−をブートループ
に格納し、ヘッダーの最後のバブルのページ位置から予
め定められた第１のビット数だけ離れた複数のマイナー
ループの啄−ノ位置に不良ループ情報を格納することを
特徴とする磁気バブルメモリ素子の不良ループ情報格納
方式を提供することによって達成される。
プと独立したブートループを持つ磁気バブルメモリ素子
において、特定波−ジを示すヘッダゝ−をブートループ
に格納し、ヘッダーの最後のバブルのページ位置から予
め定められた第１のビット数だけ離れた複数のマイナー
ループの啄−ノ位置に不良ループ情報を格納することを
特徴とする磁気バブルメモリ素子の不良ループ情報格納
方式を提供することによって達成される。
発明の実施例
以下、本発明実施例を図面によって詳述する。
第２図は本発明による磁気バブルメモリ素子の不良ルー
プ情報格納方式を説明するだめの図であり、ａ及びｂは
動作説明図、Ｃはディテクタに現われるヘッダと不良ル
ープ情報を示す図である。
プ情報格納方式を説明するだめの図であり、ａ及びｂは
動作説明図、Ｃはディテクタに現われるヘッダと不良ル
ープ情報を示す図である。
同図において、Ｎｏ、１〜Ｎ０１４はマイナーループ、
１０はブートループ、１１は書き込み用メジャーライン
、１２は読み出し用メジャーライン、Ｄはディテクタ、
Ｒはレプリケータ、Ｓはスワップ′デート、ＢＲはブー
トレプリケータ、ＢＳはブートスワップデート、Ｇはジ
ェネレータ、破澱はコンダクタ、１３はヘッダー、１４
は不良ループ情報をそれぞれ示している。
１０はブートループ、１１は書き込み用メジャーライン
、１２は読み出し用メジャーライン、Ｄはディテクタ、
Ｒはレプリケータ、Ｓはスワップ′デート、ＢＲはブー
トレプリケータ、ＢＳはブートスワップデート、Ｇはジ
ェネレータ、破澱はコンダクタ、１３はヘッダー、１４
は不良ループ情報をそれぞれ示している。
本実施例は先ずブートレプリケータＢＲがらディテクタ
Ｄまでをｎｌ ビット、ブートレプリケータＢＲから
Ｎｏｌループまでをｎ２ビツトとした時へ、。
Ｄまでをｎｌ ビット、ブートレプリケータＢＲから
Ｎｏｌループまでをｎ２ビツトとした時へ、。
ダー１３の最後のビットのあるページ位置がらｎ＋＋ｎ
２＋１ビット離れたページ位置に不良ループ情報１４が
４・６納される。
２＋１ビット離れたページ位置に不良ループ情報１４が
４・６納される。
この状態で電源が投入されると、コントローラは回転駆
動磁界を発生すると共にブートレプリケータＢＲを連続
して動作させ、ヘッダー１３を検索する。ヘッダー１３
の最後のビット１５がディテクタＤを通過する時点、す
なわちヘッダー１３が検出された時点ではｂ図に示すよ
うに不良ループ情報１４が格納さ五ているページはレプ
リケータＲ直前の位置に来ている。ここでコントローラ
がレプリケータパルスを発生すると不良ループ情報１４
１１−１ニレプリケータＲによって破裂され、読み出し
７月メジャーライン１２上に現われる。この時点からｎ
、 ＋ｎ、、周期以後ディテクタＤで検出されるバブル
情報列が不良ループ情報となる。
動磁界を発生すると共にブートレプリケータＢＲを連続
して動作させ、ヘッダー１３を検索する。ヘッダー１３
の最後のビット１５がディテクタＤを通過する時点、す
なわちヘッダー１３が検出された時点ではｂ図に示すよ
うに不良ループ情報１４が格納さ五ているページはレプ
リケータＲ直前の位置に来ている。ここでコントローラ
がレプリケータパルスを発生すると不良ループ情報１４
１１−１ニレプリケータＲによって破裂され、読み出し
７月メジャーライン１２上に現われる。この時点からｎ
、 ＋ｎ、、周期以後ディテクタＤで検出されるバブル
情報列が不良ループ情報となる。
このように本実施例によれば、ブートループ１゜にはヘ
ッダー１３のみが格納されるため、従来のブートループ
方式では処理でき々かったマイナーループ数がループの
ビット数より多いような構成の素子でも唯１本のブート
ループを使って処理することができる。
ッダー１３のみが格納されるため、従来のブートループ
方式では処理でき々かったマイナーループ数がループの
ビット数より多いような構成の素子でも唯１本のブート
ループを使って処理することができる。
まだヘッダーを検出するまでの時間は従来のシートルー
プ方式と変ら方いから最悪でも２０ ｍｓトナル。コン
トローラがすべての不良ループ情報を知るまでの時間は
従来のブートループ方式に比べて１０ ｌｔｇ Ｘ
（ｎｌ ＋ｎ２＋１ ）だけ長くなるがｎｌ ｎ２は
それぞれｎｌに）１００、ｎ２−２程度の値ガのでその
時間は約１ｍＳと無視できる。
プ方式と変ら方いから最悪でも２０ ｍｓトナル。コン
トローラがすべての不良ループ情報を知るまでの時間は
従来のブートループ方式に比べて１０ ｌｔｇ Ｘ
（ｎｌ ＋ｎ２＋１ ）だけ長くなるがｎｌ ｎ２は
それぞれｎｌに）１００、ｎ２−２程度の値ガのでその
時間は約１ｍＳと無視できる。
第３図は第２の実施例を説明するための回であ）、ａは
動作説明図、ｂはディテクタに現われるヘッダーとアド
レス及び不良ループ情報である。
動作説明図、ｂはディテクタに現われるヘッダーとアド
レス及び不良ループ情報である。
同図において第２図と同一部分は同一符号を□付して示
した。
した。
本実施例はブートループ１０内に複数のヘッダー１３と
該ヘッダーを区別するだめのアドレスＩＬ１，１６〜２
を書き込み、前実施例と同様に各ヘッダー１３から予
め定められたビット数だけ離れたページにそれぞれ不良
ループ情報１４−１（アドレス１６−４に対応）、１４
−２（アドレス１６−２に対応）を１＝き込んでおく。
該ヘッダーを区別するだめのアドレスＩＬ１，１６〜２
を書き込み、前実施例と同様に各ヘッダー１３から予
め定められたビット数だけ離れたページにそれぞれ不良
ループ情報１４−１（アドレス１６−４に対応）、１４
−２（アドレス１６−２に対応）を１＝き込んでおく。
電源投入時には前実施例と同様にブートレプリケータＢ
Ｒを連続して動作させ、ヘッダー１３を検索するが、こ
の場合へｙグー１３が複数個、図の例では２個あるため
１個の場合に比べて最悪でも半分の時間でヘッダー１３
を検出できる。この際へツタ９−１３の後に続くアドレ
ス情報１６．．１６−２により複数のヘッダーのうちの
いずれが検出されたか判別することができる。
Ｒを連続して動作させ、ヘッダー１３を検索するが、こ
の場合へｙグー１３が複数個、図の例では２個あるため
１個の場合に比べて最悪でも半分の時間でヘッダー１３
を検出できる。この際へツタ９−１３の後に続くアドレ
ス情報１６．．１６−２により複数のヘッダーのうちの
いずれが検出されたか判別することができる。
本実施例によればブートループ１０にはへ、グーとアド
レスだけが格納され、ヘッダーとアドレスの合計は高々
数十ビットで納まるから２０００ビツトを有するブート
ループ内には１０個以上のヘッダーを格納することがで
きる。１０個のヘッダーを格納した場合を考えると電源
投入時等不良ループ情報を知る必要がある場合の実効ア
クセス時間は最悪でも従来の約１／１ｏの２ｍＳ前後と
なりアクセス時間の大幅な短縮ができる。
レスだけが格納され、ヘッダーとアドレスの合計は高々
数十ビットで納まるから２０００ビツトを有するブート
ループ内には１０個以上のヘッダーを格納することがで
きる。１０個のヘッダーを格納した場合を考えると電源
投入時等不良ループ情報を知る必要がある場合の実効ア
クセス時間は最悪でも従来の約１／１ｏの２ｍＳ前後と
なりアクセス時間の大幅な短縮ができる。
第４図は第３の実施例を説明するための図であ多、８は
動作説明図、ｂはディテクタに現われるヘッダーと不良
ループ情報とＦＣＣコー ドを示した図である。同図に
おいて第２図と同一部分は同一符号を付して示しだ。
動作説明図、ｂはディテクタに現われるヘッダーと不良
ループ情報とＦＣＣコー ドを示した図である。同図に
おいて第２図と同一部分は同一符号を付して示しだ。
本実施例は、第１の実施例と同様にａ図の如く、−、シ
ダー１３をブートルーｆ１０内に格納し、予め定められ
た第１のビット数だけ離れたページに不良ループ情報１
４を格納すると共に、更に予め定められた第２のビット
数ｎ５だけ離れたブートループのは−ジ位置から始まる
エラーコレクションコード（ＦＣＣ）１７をブートルー
プ内に格納しておく。
ダー１３をブートルーｆ１０内に格納し、予め定められ
た第１のビット数だけ離れたページに不良ループ情報１
４を格納すると共に、更に予め定められた第２のビット
数ｎ５だけ離れたブートループのは−ジ位置から始まる
エラーコレクションコード（ＦＣＣ）１７をブートルー
プ内に格納しておく。
ＥＣＣコードはエラー検出及びエラー修正のために用い
るもので２進数で表わした不良ループ情報をコードの種
類によって定まる特定の２進関数で割った余シに相当す
るものである。
るもので２進数で表わした不良ループ情報をコードの種
類によって定まる特定の２進関数で割った余シに相当す
るものである。
電源投入時にコントローラがヘッダー１３を検索し、ヘ
ッダー１３が検出されると同時にレプリケータ・やルス
を流し、予め定められた第１の周期（ビット数）の後、
不良ループ情報１４が検出されるまでは第１の実施例と
同様である。本実施例では更にレプリケータ・千ルスを
発生してからｎ３周期の後再びブートレプリケータＢＲ
を連続して動作させる。このとき第２のビット数ｎ３を
ＥＣＣコード１７の先頭がブートレプリケータ部ＢＲに
達するように設定しておけば、ディテクタＤにはｂ図の
如く不良ループ情報１４の後にＥＣＣコード１７が連続
して現われる。
ッダー１３が検出されると同時にレプリケータ・やルス
を流し、予め定められた第１の周期（ビット数）の後、
不良ループ情報１４が検出されるまでは第１の実施例と
同様である。本実施例では更にレプリケータ・千ルスを
発生してからｎ３周期の後再びブートレプリケータＢＲ
を連続して動作させる。このとき第２のビット数ｎ３を
ＥＣＣコード１７の先頭がブートレプリケータ部ＢＲに
達するように設定しておけば、ディテクタＤにはｂ図の
如く不良ループ情報１４の後にＥＣＣコード１７が連続
して現われる。
本実施例によればＥＣＣコードを使うことによシ、たと
え不良ループ情報が誤っても修正することができ装置の
信頼性を著しく高めることができる。
え不良ループ情報が誤っても修正することができ装置の
信頼性を著しく高めることができる。
またＥＣＣコードは高に３０ビット以内であり、ヘッダ
ーとＥＣＣコードを共にブートループ内に格納しても、
第２の実施例で示した複数のヘッダーを用いる方法を適
用することが可能である。
ーとＥＣＣコードを共にブートループ内に格納しても、
第２の実施例で示した複数のヘッダーを用いる方法を適
用することが可能である。
発明の効果
以上、詳細に説明したように本発明の磁気バブルメモリ
素子の不良ループ情報格納方式は、例えば４Ｍビット以
上の容量を持つ素子の不良ループを容易に格納すること
ができ、しかも実効アクセス時間を大幅に短縮できると
いった効果大なるものである。
素子の不良ループ情報格納方式は、例えば４Ｍビット以
上の容量を持つ素子の不良ループを容易に格納すること
ができ、しかも実効アクセス時間を大幅に短縮できると
いった効果大なるものである。
第１図は従来の磁気バブルメモリ素子の不良ループ格納
方式を説明するだめの図、第２図は本発明による磁気バ
ブルメモリ素子の不良ループ格ｕｈ方式の第１の実施例
を説明するための図、第３図は第２の実施例を説明する
だめの図、第４図は第３の実施例を説明するだめの図で
ある。 図面において、Ｎｏ、１〜Ｎ０１４はマイナーループ１
．１０はブートループ、１１は男き込み用メジャーライ
ン、１２は読み出し用メジャーライン、Ｄｔまディテク
タ、Ｒはレプリケータ、Ｓけスワップゲート、ＢＲはブ
ートレプリケータ、ＢＳはブートスワップゲート、Ｇは
ジェネレータ、１３ ハ”−。 ブー、１４．１４．．１４ 、は不良ループ情報、１６
、、 、１６−２はアドレス情報、１７はＥＣＣコード
をそれぞれ示す。 （ａ） 第１図 第２図 （ａ）
方式を説明するだめの図、第２図は本発明による磁気バ
ブルメモリ素子の不良ループ格ｕｈ方式の第１の実施例
を説明するための図、第３図は第２の実施例を説明する
だめの図、第４図は第３の実施例を説明するだめの図で
ある。 図面において、Ｎｏ、１〜Ｎ０１４はマイナーループ１
．１０はブートループ、１１は男き込み用メジャーライ
ン、１２は読み出し用メジャーライン、Ｄｔまディテク
タ、Ｒはレプリケータ、Ｓけスワップゲート、ＢＲはブ
ートレプリケータ、ＢＳはブートスワップゲート、Ｇは
ジェネレータ、１３ ハ”−。 ブー、１４．１４．．１４ 、は不良ループ情報、１６
、、 、１６−２はアドレス情報、１７はＥＣＣコード
をそれぞれ示す。 （ａ） 第１図 第２図 （ａ）
Claims (1)
- 【特許請求の範囲】 １、複数のマイナーループと独立したブートループを持
つ磁気バブルメモリ素子において、特定ページヲ示スヘ
ッダーをブートループに格納し、ヘッダーの最後のバブ
ルのページ位置から予め定められた第１のビット数だけ
離れた複数のマイナーループのＲ−ゾ位置に不良ループ
情報を格納することを特徴とする磁気バブルメモリ素子
の不良ループ情報＠納方式。 ２ ブートループ内に複数のヘッダーと該複数のへラダ
ーを判別する情報を持つことを特徴とする特許請求の範
囲第１項記載の磁気バブルメモリ素子の不良ループ情報
格納方式。 ３、 ブートループ内にエラーコレクティング、コード
を含み、該エラーコレクティングコードの先頭ページ位
置は不良ループ情報が格納されているページから予め定
められた第２のビット数だけ離れていることを特徴とす
る特許請求の範囲第１項記載の磁気バブルメモリ素子の
不良ループ情報格納方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094961A JPS59221886A (ja) | 1983-05-31 | 1983-05-31 | 磁気バブルメモリ装置 |
| CA000453251A CA1217860A (en) | 1983-05-31 | 1984-05-01 | Magnetic bubble memory device |
| US06/606,407 US4590587A (en) | 1983-05-31 | 1984-05-02 | Magnetic bubble memory device |
| DE8484303045T DE3481243D1 (de) | 1983-05-31 | 1984-05-04 | Magnetblasenspeichergeraet. |
| EP84303045A EP0127350B1 (en) | 1983-05-31 | 1984-05-04 | Magnetic bubble memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094961A JPS59221886A (ja) | 1983-05-31 | 1983-05-31 | 磁気バブルメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59221886A true JPS59221886A (ja) | 1984-12-13 |
| JPS623510B2 JPS623510B2 (ja) | 1987-01-26 |
Family
ID=14124524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58094961A Granted JPS59221886A (ja) | 1983-05-31 | 1983-05-31 | 磁気バブルメモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4590587A (ja) |
| EP (1) | EP0127350B1 (ja) |
| JP (1) | JPS59221886A (ja) |
| CA (1) | CA1217860A (ja) |
| DE (1) | DE3481243D1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613580A (en) * | 1979-07-13 | 1981-02-09 | Nec Corp | Magnetic bubble memory unit |
| JPS57113478A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Magnetic bubble memory controlling system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4159412A (en) * | 1977-02-11 | 1979-06-26 | Texas Instruments Incorporated | Magnetic bubble memory chip synchronization and redundancy |
| US4090251A (en) * | 1977-06-09 | 1978-05-16 | Texas Instruments Incorporated | Bubble memory redundancy storage |
| JPS5925307B2 (ja) * | 1978-02-17 | 1984-06-16 | 株式会社日立製作所 | 記憶装置 |
| JPS5841482A (ja) * | 1981-09-03 | 1983-03-10 | Nec Corp | 磁気バブルメモリチツプ |
| JPS58141493A (ja) * | 1982-02-16 | 1983-08-22 | Nec Corp | 磁気バブル記憶素子 |
-
1983
- 1983-05-31 JP JP58094961A patent/JPS59221886A/ja active Granted
-
1984
- 1984-05-01 CA CA000453251A patent/CA1217860A/en not_active Expired
- 1984-05-02 US US06/606,407 patent/US4590587A/en not_active Expired - Fee Related
- 1984-05-04 EP EP84303045A patent/EP0127350B1/en not_active Expired
- 1984-05-04 DE DE8484303045T patent/DE3481243D1/de not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613580A (en) * | 1979-07-13 | 1981-02-09 | Nec Corp | Magnetic bubble memory unit |
| JPS57113478A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Magnetic bubble memory controlling system |
Also Published As
| Publication number | Publication date |
|---|---|
| US4590587A (en) | 1986-05-20 |
| DE3481243D1 (de) | 1990-03-08 |
| CA1217860A (en) | 1987-02-10 |
| JPS623510B2 (ja) | 1987-01-26 |
| EP0127350A2 (en) | 1984-12-05 |
| EP0127350A3 (en) | 1987-03-04 |
| EP0127350B1 (en) | 1990-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| US4598357A (en) | Cache/disk subsystem with file number for recovery of cached data | |
| US5537425A (en) | Parity-based error detection in a memory controller | |
| US7136985B2 (en) | Method and system for fast data access using a memory array | |
| US5490264A (en) | Generally-diagonal mapping of address space for row/column organizer memories | |
| JPS61267846A (ja) | メモリを有する集積回路装置 | |
| US3348213A (en) | Record retrieval control unit | |
| US4103823A (en) | Parity checking scheme for detecting word line failure in multiple byte arrays | |
| JPS63503100A (ja) | 広いメモリ構造のための専用パリティ検出システム | |
| JP4004847B2 (ja) | 連想メモリ装置 | |
| US5392294A (en) | Diagnostic tool and method for locating the origin of parasitic bit faults in a memory array | |
| CN1614717B (zh) | 检测优先编码器中错误的方法及其内容可寻址存储器 | |
| JPS623510B2 (ja) | ||
| CN115509466A (zh) | 一种数据管理方法、装置及电子设备和存储介质 | |
| EP0011717B1 (en) | A magnetic bubble domain memory system | |
| JP3130796B2 (ja) | 制御記憶装置 | |
| JPS6052515B2 (ja) | 磁気バブルメモリの不良ル−プ情報の処理方式 | |
| JPS6226120B2 (ja) | ||
| JPH01273154A (ja) | Ｅｃｃ回路付記憶装置 | |
| US4592016A (en) | Magnetic bubble memory device | |
| JPS6161288A (ja) | 磁気バブルメモリ装置 | |
| SU329578A1 (ru) | Магнитное запоминающее устройство | |
| SU1075312A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
| JPS58199498A (ja) | メモリシステム | |
| JPS62262272A (ja) | フオ−マツト方法 |