JPS58199498A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPS58199498A JPS58199498A JP57082491A JP8249182A JPS58199498A JP S58199498 A JPS58199498 A JP S58199498A JP 57082491 A JP57082491 A JP 57082491A JP 8249182 A JP8249182 A JP 8249182A JP S58199498 A JPS58199498 A JP S58199498A
- Authority
- JP
- Japan
- Prior art keywords
- bit width
- bit
- memory
- ecc
- data
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は信頼性向上のためにハミングコードとして知ら
れているエラー検出／訂正コード（以下Ｂ ＣＣ： Ｆ
ｆｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ）を付
加した主Ｅ憶装置（以下メモリ）システムに関する。
れているエラー検出／訂正コード（以下Ｂ ＣＣ： Ｆ
ｆｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ）を付
加した主Ｅ憶装置（以下メモリ）システムに関する。
従来、ＥＣＣを付加されたメモリシステムに於て、シス
テム性能の向上を目的として、メモリのアクセス幅（読
出し／書込みビット幅）を広げることが行なわれたが、
上記ＥＣＣはアクセス単位幅（ビット数）に対し成る定
数を発生する必要があるので、メモリへの書込み時にア
クセス幅より小さな単位を書込む場合、一旦メモリより
読出したデータと書込もうとするデータとをパックしな
おして、ＥＣＣを発生させ書込んでいた。
テム性能の向上を目的として、メモリのアクセス幅（読
出し／書込みビット幅）を広げることが行なわれたが、
上記ＥＣＣはアクセス単位幅（ビット数）に対し成る定
数を発生する必要があるので、メモリへの書込み時にア
クセス幅より小さな単位を書込む場合、一旦メモリより
読出したデータと書込もうとするデータとをパックしな
おして、ＥＣＣを発生させ書込んでいた。
以上従来の書込みでは、アクセス単位よシ幅の狭いデー
タを書く場合には、２回のメモリサイクルを必要とする
欠点があった。
タを書く場合には、２回のメモリサイクルを必要とする
欠点があった。
本発明はメモリを利用する演算制御装置（以下ＣＰＵ）
及びチャネル装置（以下ＣＭ）が最も多く使用するメモ
リへの書込み幅に対し、書込み時間の短縮を計り、′シ
ステム性能の向上を計ること、又アーキテクチャ同一で
性能の異るシリーズ計算機において、゛メモリアクセス
幅の相違によるＣＨの互換性り不いはシステム−性能の
低下を未然に防ぐことを目的とする。
及びチャネル装置（以下ＣＭ）が最も多く使用するメモ
リへの書込み幅に対し、書込み時間の短縮を計り、′シ
ステム性能の向上を計ること、又アーキテクチャ同一で
性能の異るシリーズ計算機において、゛メモリアクセス
幅の相違によるＣＨの互換性り不いはシステム−性能の
低下を未然に防ぐことを目的とする。
〔発明の概要〕 ・
本発明は上記目的達成のため、メモリをデータの最小声
込′みビ、ット幅アレイとこれに対応したＥＣＣビット
幅アレイとを有するユニットアレイの複数と、前記書込
みＹット幅の竺数倍のビット構成を有するデータライン
とＶＣＣビット幅の前記と同じ複数倍のビット幅構成を
有するＦＣＣコードラインとを具備させ前記各ユニット
アレイを任意に組合せてアクセスできるようにしたもの
である。
込′みビ、ット幅アレイとこれに対応したＥＣＣビット
幅アレイとを有するユニットアレイの複数と、前記書込
みＹット幅の竺数倍のビット構成を有するデータライン
とＶＣＣビット幅の前記と同じ複数倍のビット幅構成を
有するＦＣＣコードラインとを具備させ前記各ユニット
アレイを任意に組合せてアクセスできるようにしたもの
である。
第１図は本発明の一実施例を示すブロック図である。同
図において（１） ［（ｌａ）、（ｌｂ）・・・・・・
〕は各々例えば３２ビツトのデータを記憶するＲＡＭチ
ップアレイ、 （２） Ｃ（２ａ）、（２ｂ）・・・・
・・〕は各々例えば７ビツトのＥＣＣコードを記憶する
ＲＡＭで構成されるｇｃｃチップアレイである。（３）
Ｃ（３ａ） 、（３ｂ）・・・・・・〕は−ト記両チ
ップアレイをアクセスするためのアドレ゛ 。
図において（１） ［（ｌａ）、（ｌｂ）・・・・・・
〕は各々例えば３２ビツトのデータを記憶するＲＡＭチ
ップアレイ、 （２） Ｃ（２ａ）、（２ｂ）・・・・
・・〕は各々例えば７ビツトのＥＣＣコードを記憶する
ＲＡＭで構成されるｇｃｃチップアレイである。（３）
Ｃ（３ａ） 、（３ｂ）・・・・・・〕は−ト記両チ
ップアレイをアクセスするためのアドレ゛ 。
スドライバ兼タイミング発生回路である。（４）はこの
アドレスドライバ兼タイミング発生回路（３ａ） 。
アドレスドライバ兼タイミング発生回路（３ａ） 。
（３ｂ）に対し、アクセススタートをかけるための制御
回路である。（５）は上記の回路を有するメモリボード
が接続されるメモリバスであル、読出し／書込みデータ
を送受信するためのＲＡ Ｍ、チップアレイの３２ビツ
トのｍ倍（第１図の例ではｍ＝２）のビット幅を持つデ
ータライン（６）と、このデータラと、メモリバス上の
情報を制御するためのタイミング及びモード信号う、イ
ン（９）とを備えている。
回路である。（５）は上記の回路を有するメモリボード
が接続されるメモリバスであル、読出し／書込みデータ
を送受信するためのＲＡ Ｍ、チップアレイの３２ビツ
トのｍ倍（第１図の例ではｍ＝２）のビット幅を持つデ
ータライン（６）と、このデータラと、メモリバス上の
情報を制御するためのタイミング及びモード信号う、イ
ン（９）とを備えている。
次に第１′図の動作を説明する。メモリバス上ヒのデー
タライン（６）とＥＣＣ情報ライン（７）は、それぞれ
例えば６４ビツトと１４ビツトの幅を持っている。
タライン（６）とＥＣＣ情報ライン（７）は、それぞれ
例えば６４ビツトと１４ビツトの幅を持っている。
又メモリバスに接続されたメモリボードに組込まれたＲ
ＡＭチップアレイ（ｌａ）、（ｌｂ）のそれぞれがもつ
３２ビツトのデータと、ＥＣＣチップアレイ（２ａ）。
ＡＭチップアレイ（ｌａ）、（ｌｂ）のそれぞれがもつ
３２ビツトのデータと、ＥＣＣチップアレイ（２ａ）。
（２ｂ）がもつ７ビツトのＥＣＣコードの２回路分がメ
モリバスの（６４＋１４）ビットのデータライン（６）
にインターフェイスされている。
モリバスの（６４＋１４）ビットのデータライン（６）
にインターフェイスされている。
上記メモリボードではリード（６４ビツト）、ライトワ
ード（３２ビツト）、ライト催ダブル・ワード（６４ビ
ツト）のアドレスモードが許されている。
ード（３２ビツト）、ライト催ダブル・ワード（６４ビ
ツト）のアドレスモードが許されている。
６４ビツトのリード／ライトについては、アクセ・スモ
ードライン（９）上に乗せられたモード信号、タイミン
グ信号を、制御回路（４）が判別し、アドレスドライバ
兼タイミング発生回路（３ａ）、（３ｂ）にアクセスス
タート信号が伝えられ、ＲＡＭチッププレイ（ｔａ）、
（ｔｂ）、 ＥＣＣチップアレイ（２ａ）、（２ｂ）に
対し６４ビツトのメモリアクセスが行なわれる。ライト
ワード（３２ビツト）につい・ても同様゛であるが、制
御回路（４）の中でＲＡＭ、ＥＣＣチッププレイ（ｌａ
、２ａ）又はＲＡＭ、ＥＣＣチップアレイ・（ｌｂ、２
ｂ）のどちらを゛アクセスするかをアドレスライン（８
）に重なったアドレス情報で判別し、どちらか一方のア
ドレスドライバ兼タイミング発生回路（３ａ）又は（３
ｂ）にメタート信号を伝えることによシ３２ビット書込
みが行なわれる。尚、これらは３２ビット単位にＥＣＣ
コード、 ＥＣＣチップアレイ（２ａ）、（２ｂ）が付
加されている事により可能となっている。
ードライン（９）上に乗せられたモード信号、タイミン
グ信号を、制御回路（４）が判別し、アドレスドライバ
兼タイミング発生回路（３ａ）、（３ｂ）にアクセスス
タート信号が伝えられ、ＲＡＭチッププレイ（ｔａ）、
（ｔｂ）、 ＥＣＣチップアレイ（２ａ）、（２ｂ）に
対し６４ビツトのメモリアクセスが行なわれる。ライト
ワード（３２ビツト）につい・ても同様゛であるが、制
御回路（４）の中でＲＡＭ、ＥＣＣチッププレイ（ｌａ
、２ａ）又はＲＡＭ、ＥＣＣチップアレイ・（ｌｂ、２
ｂ）のどちらを゛アクセスするかをアドレスライン（８
）に重なったアドレス情報で判別し、どちらか一方のア
ドレスドライバ兼タイミング発生回路（３ａ）又は（３
ｂ）にメタート信号を伝えることによシ３２ビット書込
みが行なわれる。尚、これらは３２ビット単位にＥＣＣ
コード、 ＥＣＣチップアレイ（２ａ）、（２ｂ）が付
加されている事により可能となっている。
本発明は以上のようになるものであって、ｌ）はとんど
のメモリ書込み動作が、１メモリサイクルで終了し、シ
ステム上の性能向上が得られる。
のメモリ書込み動作が、１メモリサイクルで終了し、シ
ステム上の性能向上が得られる。
１ｉ）アーキテクチャ同一で、性能上の理由からメモリ
アク毎スーの相違する計算機システム間で、チャネル装
餐等の接続互換性が容易となる。等の効果がある。
□
アク毎スーの相違する計算機システム間で、チャネル装
餐等の接続互換性が容易となる。等の効果がある。
□
第１図は本発明の一実施例を水子ブロック図である゛。
゛
ｌａ、ｌｂ・・・；データを記憶するｉＡＭチレプアレ
イ ２ａ 、 ２ｂ・・・； ＵＣＣを記憶するＥＣＣ
チップアレイ３ａ 、 ３ｂ・・・；アドレスドライバ
兼タイミング発牟回路４；制御回路 ５；メモリバス □ ６；データライン ７；Ｅｃｅ情報ライン ８；アドレスライン ９；タイミング及びモード信号ライン （３２５７）代理人弁理士 井 上 −男第１図
イ ２ａ 、 ２ｂ・・・； ＵＣＣを記憶するＥＣＣ
チップアレイ３ａ 、 ３ｂ・・・；アドレスドライバ
兼タイミング発牟回路４；制御回路 ５；メモリバス □ ６；データライン ７；Ｅｃｅ情報ライン ８；アドレスライン ９；タイミング及びモード信号ライン （３２５７）代理人弁理士 井 上 −男第１図
Claims (1)
- エラー検出／訂正コードを付加したメモリシステムであ
って、このメモリシステムは、メモリへの最少書込みビ
ット幅を路ビットとした場合にｒＬｘｍ ビットで構成
されるデータラインと、上記路ビットに対応したエラー
検出／訂正コードのビット幅をＸビットとした場合にｘ
ｘｍビットで構成されるエラー検出／訂正コードライン
とを持つメモリバスと、このメモリバスに接続されてｎ
＋ＺビットのＲＡＭアレイを肩側持つメモリボードと、
を有し上記各ＲＡＭアレイは独立の動作が可能であり任
意の組合せでアクセスがかけられることを特徴とするメ
モリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082491A JPS58199498A (ja) | 1982-05-18 | 1982-05-18 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57082491A JPS58199498A (ja) | 1982-05-18 | 1982-05-18 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58199498A true JPS58199498A (ja) | 1983-11-19 |
Family
ID=13775960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57082491A Pending JPS58199498A (ja) | 1982-05-18 | 1982-05-18 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199498A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123720A (ja) * | 1983-12-08 | 1985-07-02 | Mitsui Eng & Shipbuild Co Ltd | 波面測定方法 |
| CN116959540A (zh) * | 2023-08-16 | 2023-10-27 | 沐曦集成电路(上海)有限公司 | 具有写掩码的数据校验系统 |
-
1982
- 1982-05-18 JP JP57082491A patent/JPS58199498A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123720A (ja) * | 1983-12-08 | 1985-07-02 | Mitsui Eng & Shipbuild Co Ltd | 波面測定方法 |
| CN116959540A (zh) * | 2023-08-16 | 2023-10-27 | 沐曦集成电路(上海)有限公司 | 具有写掩码的数据校验系统 |
| CN116959540B (zh) * | 2023-08-16 | 2024-03-01 | 沐曦集成电路(上海)有限公司 | 具有写掩码的数据校验系统 |
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