JPS6226120B2 - - Google Patents
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- Publication number
- JPS6226120B2 JPS6226120B2 JP56169251A JP16925181A JPS6226120B2 JP S6226120 B2 JPS6226120 B2 JP S6226120B2 JP 56169251 A JP56169251 A JP 56169251A JP 16925181 A JP16925181 A JP 16925181A JP S6226120 B2 JPS6226120 B2 JP S6226120B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit section
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- row
- read
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000011159 matrix material Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000012937 correction Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は再生動作を必要とする半導体記憶回路
に関するものである。
に関するものである。
近年コンピユータ及び計測器等へ再生動作が必
要な半導体記憶回路は多く用いられている。第１
図に従来例の半導体記憶回路のブロツク図を示
す。読出動作はアドレス信号AXをアドレスバツ
フア（Ｘ）回路部１１に印加し、行選択回路部、
１２を経由させ、セルマトリツクス１３の１行を
選択し、残りアドレス信号AYもAXと同様にアド
レスバツフア（Ｙ）回路部１４に印加し、列選択
回路部１５を経由させ、セルマトリツクス部１３
の列を選んで選ばれたセルの情報をセンス増幅回
路部１６を経由させ、入出力制御回路部、１７を
経由させて読出データDOとして取り出す事によ
り実行される。次に書込動作においては、セルマ
トリツクスの選択は、読出動作と同様に行なわれ
るが、第２図の読出書込タイミング図より明らか
なように書込指示信号WE及び書込データDIが入
力制御回路部１７に印加され、センス増幅回路部
１６を経由してセルマトリツクス１３に書込デー
タが格納される事により実行される。その他読
出、書込動作には記憶回路内部タイミング発生用
に記憶回路活性化信号CEがタイミング発生回路
部１８に印加され、素子選択信号CSが入出力制
御回路部１７に印加される。
要な半導体記憶回路は多く用いられている。第１
図に従来例の半導体記憶回路のブロツク図を示
す。読出動作はアドレス信号AXをアドレスバツ
フア（Ｘ）回路部１１に印加し、行選択回路部、
１２を経由させ、セルマトリツクス１３の１行を
選択し、残りアドレス信号AYもAXと同様にアド
レスバツフア（Ｙ）回路部１４に印加し、列選択
回路部１５を経由させ、セルマトリツクス部１３
の列を選んで選ばれたセルの情報をセンス増幅回
路部１６を経由させ、入出力制御回路部、１７を
経由させて読出データDOとして取り出す事によ
り実行される。次に書込動作においては、セルマ
トリツクスの選択は、読出動作と同様に行なわれ
るが、第２図の読出書込タイミング図より明らか
なように書込指示信号WE及び書込データDIが入
力制御回路部１７に印加され、センス増幅回路部
１６を経由してセルマトリツクス１３に書込デー
タが格納される事により実行される。その他読
出、書込動作には記憶回路内部タイミング発生用
に記憶回路活性化信号CEがタイミング発生回路
部１８に印加され、素子選択信号CSが入出力制
御回路部１７に印加される。
これにより明らかなように、セルマトリツクス
１３の情報の誤りはそのまま出力データDOとし
て出力されてしまう。かかる従来例の不都合な点
を解決する方法として素子内部に誤り訂正回路を
内蔵する半導体記憶回路が提案されている。これ
を第３図に示す。読出し動作は、アドレス信号
AXをアドレスバツフアＸ回路部２１に印加し、
行選択回路部２２を経由させ、セルマトリツクス
２３の一行を選択し、セルマトリツクス２３によ
り読出されたデータはセンス増幅回路部２６、誤
り訂正回路部３０、データバツフア回路部２９を
経由し、アドレスバツフア（Ｙ）回路部２４に印
加された残りのアドレスAYにより列選択回路部
２５により、列データを選択し、入出力制御回路
部２７に転送し、訂正された正しいデータを出力
DOとして出力する事により実行される。次に書
込動作においてはセルマトリツクスの行選択は読
出時と同様に行なわれるが、書込データDIは入
出力制御回路部２７を経由させ、センス増幅回路
部２６より出力されたデータでデータバツフア回
路部２９を経由したデータと共にパリテイ発生回
路部２０によりパリテイデータを発生させ、セン
ス増幅回路部２６を経由させ、新規行データ群と
してセルマトリツクス、２３の選ばれた行に書込
まれる。その他書込、読出動作時は記憶回路内部
タイミング発生用に記憶回路活性化信号CEがタ
イミング発生回路部２８に印加され、素子選択信
号CSが入出力制御回路部２７に印加される。こ
れより明らかなようにセルマトリツクス２３の情
報の誤りは訂正されて出力データDOとして出力
される。かかる半導体記憶回路は読出時に常に誤
り訂正回路部３０にて誤りの訂正を行なうため読
出速度が遅くなるという欠点を有している。
１３の情報の誤りはそのまま出力データDOとし
て出力されてしまう。かかる従来例の不都合な点
を解決する方法として素子内部に誤り訂正回路を
内蔵する半導体記憶回路が提案されている。これ
を第３図に示す。読出し動作は、アドレス信号
AXをアドレスバツフアＸ回路部２１に印加し、
行選択回路部２２を経由させ、セルマトリツクス
２３の一行を選択し、セルマトリツクス２３によ
り読出されたデータはセンス増幅回路部２６、誤
り訂正回路部３０、データバツフア回路部２９を
経由し、アドレスバツフア（Ｙ）回路部２４に印
加された残りのアドレスAYにより列選択回路部
２５により、列データを選択し、入出力制御回路
部２７に転送し、訂正された正しいデータを出力
DOとして出力する事により実行される。次に書
込動作においてはセルマトリツクスの行選択は読
出時と同様に行なわれるが、書込データDIは入
出力制御回路部２７を経由させ、センス増幅回路
部２６より出力されたデータでデータバツフア回
路部２９を経由したデータと共にパリテイ発生回
路部２０によりパリテイデータを発生させ、セン
ス増幅回路部２６を経由させ、新規行データ群と
してセルマトリツクス、２３の選ばれた行に書込
まれる。その他書込、読出動作時は記憶回路内部
タイミング発生用に記憶回路活性化信号CEがタ
イミング発生回路部２８に印加され、素子選択信
号CSが入出力制御回路部２７に印加される。こ
れより明らかなようにセルマトリツクス２３の情
報の誤りは訂正されて出力データDOとして出力
される。かかる半導体記憶回路は読出時に常に誤
り訂正回路部３０にて誤りの訂正を行なうため読
出速度が遅くなるという欠点を有している。
本発明はかかる従来の欠点を除去する半導体記
憶回路に関するものである。
憶回路に関するものである。
本発明によれば内部メモリセルが複数の行と複
数の列のマトリツクスに配され、データの再生動
作を必要とする半導体記憶回路において、上記各
行に所定数の付加ビツトセルを設け、書込時にお
いて選択された行における上記複数の列のメモリ
セルからの情報を読出し、選択された列のメモリ
に書込んだ情報と上記選択された行における他の
メモリセルの情報とにより誤りコードを発生させ
上記誤りコードを上記選択された行に位置する付
加のビツトに書込むようにし、読取時には誤り訂
正動作を禁止し、データ再生動作時のみ選択され
た行のメモリセルの誤り訂正及びデータ再生動作
を行なう事を特徴としかつ信頼性が高く読出速度
の遅れがない半導体記憶回路が得られる。
数の列のマトリツクスに配され、データの再生動
作を必要とする半導体記憶回路において、上記各
行に所定数の付加ビツトセルを設け、書込時にお
いて選択された行における上記複数の列のメモリ
セルからの情報を読出し、選択された列のメモリ
に書込んだ情報と上記選択された行における他の
メモリセルの情報とにより誤りコードを発生させ
上記誤りコードを上記選択された行に位置する付
加のビツトに書込むようにし、読取時には誤り訂
正動作を禁止し、データ再生動作時のみ選択され
た行のメモリセルの誤り訂正及びデータ再生動作
を行なう事を特徴としかつ信頼性が高く読出速度
の遅れがない半導体記憶回路が得られる。
第４図に本発明の実施例を第５図に動作タイミ
ング図例を示す。アドレスバツフア（Ｘ）回路部
１２１、アドレスバツフアＹ回路部１２４、行選
択回路部１２２、セルマトリツクス回路部１２
３、タイミング発生回路部１２８、パリテイ発生
回路部１２０、センス増幅回路部１２６、誤り訂
正回路部１３０、データバツフア回路部、１２
９、列選択回路部１２５、入出力制御回路部１２
７、及び再生動作検出回路部１００より構成され
る。
ング図例を示す。アドレスバツフア（Ｘ）回路部
１２１、アドレスバツフアＹ回路部１２４、行選
択回路部１２２、セルマトリツクス回路部１２
３、タイミング発生回路部１２８、パリテイ発生
回路部１２０、センス増幅回路部１２６、誤り訂
正回路部１３０、データバツフア回路部、１２
９、列選択回路部１２５、入出力制御回路部１２
７、及び再生動作検出回路部１００より構成され
る。
書込動作は、アドレスバツフア（Ｘ）回路部１
２１にアドレスAXを印加し、行選択回路部１２
２を経由したセルマトリツクス１２３の１行を選
択し、入出力制御回路部１２７に書込データ
DI、書込信号WE及び素子制御信号CSを印加す
る事により、パリテイ信号発生回路部１２０に、
データバツフア１２９を経由した行データと書込
データより発生させたパリテイビツトを書込デー
タDIとともに上記選択されたセルマトリツクス
の行に書込む事により実行される。読出動作は第
５図の動作タイミング図より明らかなように書込
動作と類似ではあるが再生動作指示信号RSが活
性化されず、再生動作検出回路部１００が再生指
示状態でないため選ばれた行のデータの誤り訂正
は行なわれず、セルマトリツクス１２３より読出
されたデータはセンス増幅回路部１２６、データ
バツフア回路部１２９を経由し、アドレスAYが
印加される列選択回部１２５により選ばれた列デ
ータを入出力制御回路部１２７を経由して出力デ
ータDOとして取り出す事により実行される。そ
の他読出書込動作には内部タイミング発生用に記
憶回路活性化信号CEがタイミング発生回路部１
２８に印加される。
２１にアドレスAXを印加し、行選択回路部１２
２を経由したセルマトリツクス１２３の１行を選
択し、入出力制御回路部１２７に書込データ
DI、書込信号WE及び素子制御信号CSを印加す
る事により、パリテイ信号発生回路部１２０に、
データバツフア１２９を経由した行データと書込
データより発生させたパリテイビツトを書込デー
タDIとともに上記選択されたセルマトリツクス
の行に書込む事により実行される。読出動作は第
５図の動作タイミング図より明らかなように書込
動作と類似ではあるが再生動作指示信号RSが活
性化されず、再生動作検出回路部１００が再生指
示状態でないため選ばれた行のデータの誤り訂正
は行なわれず、セルマトリツクス１２３より読出
されたデータはセンス増幅回路部１２６、データ
バツフア回路部１２９を経由し、アドレスAYが
印加される列選択回部１２５により選ばれた列デ
ータを入出力制御回路部１２７を経由して出力デ
ータDOとして取り出す事により実行される。そ
の他読出書込動作には内部タイミング発生用に記
憶回路活性化信号CEがタイミング発生回路部１
２８に印加される。
ここで明らかなように読出時は誤り訂正回路部
１３０を活性化しないため読出速度が遅れるとい
う欠点は除去できる。次に再生動作は読出動作と
類似であるが、再生動作指示信号RSが再生動作
検出回路部１００に印加される事により、再生動
作検出回路部１００が活性化され、外部より印加
されるアドレス信号AXにより選ばれたセルマト
リツクスの１行はセンス増幅回路部１２６を経由
し、再生動作検出回路部が活性化される事により
誤り訂正回路部１３０を活性化し、訂正されたデ
ータをデータバツフア回路部１２９を経由し、セ
ンス増幅回路部１２６を経由し、セルマトリツク
ス１２３に再書込みされる事により実行される。
１３０を活性化しないため読出速度が遅れるとい
う欠点は除去できる。次に再生動作は読出動作と
類似であるが、再生動作指示信号RSが再生動作
検出回路部１００に印加される事により、再生動
作検出回路部１００が活性化され、外部より印加
されるアドレス信号AXにより選ばれたセルマト
リツクスの１行はセンス増幅回路部１２６を経由
し、再生動作検出回路部が活性化される事により
誤り訂正回路部１３０を活性化し、訂正されたデ
ータをデータバツフア回路部１２９を経由し、セ
ンス増幅回路部１２６を経由し、セルマトリツク
ス１２３に再書込みされる事により実行される。
本再生動作時は再生動作を必要とする半導体記
憶回路においては、読出、書込不能の時間である
のでこの時間を利用してセルマトリツクスの誤り
の有無をチエツクする事は動作速度を犠牲にする
事なく信頼性の大幅な向上につながり、信頼性の
高い高速の半導体記憶回路が得られる。
憶回路においては、読出、書込不能の時間である
のでこの時間を利用してセルマトリツクスの誤り
の有無をチエツクする事は動作速度を犠牲にする
事なく信頼性の大幅な向上につながり、信頼性の
高い高速の半導体記憶回路が得られる。
本発明は上記の如く従来の記憶回路の信頼性を
高めかつ速度の不利を緩和した半導体記憶回路を
与えるものであり、添付の請求範囲に規定される
本発明の範囲を逸脱する事なく種々の変更が可能
である事は明白である。
高めかつ速度の不利を緩和した半導体記憶回路を
与えるものであり、添付の請求範囲に規定される
本発明の範囲を逸脱する事なく種々の変更が可能
である事は明白である。
第１図は従来例の半導体記憶回路、第２図は従
来例の読出書込タイミング図、第３図は誤り訂正
機能付半導体記憶回路の従来例、第４図は本発明
の一実施例、第５図は本発明の動作タイミング図
である。 １１：アドレスバツフア、１２：行選択回路、
１３：セルマトリツクス。
来例の読出書込タイミング図、第３図は誤り訂正
機能付半導体記憶回路の従来例、第４図は本発明
の一実施例、第５図は本発明の動作タイミング図
である。 １１：アドレスバツフア、１２：行選択回路、
１３：セルマトリツクス。
Claims (1)
- １ メモリセルが複数の行と複数の列のマトリツ
クスに配され、データの再生動作を必要とする半
導体記憶回路において、上記各行に所定数の付加
ビツトセルを設け、書込時において選択された行
における上記複数の列のメモリセルからの情報を
読出し、選択された列のメモリに書込んだ情報と
上記選択された行における他のメモリセルの情報
とにより誤りコードを発生させ、上記誤りコード
を上記選択された行に位置する付加ビツトに書込
むようにし、読取時には誤り訂正動作を禁止し、
データ再生動作時のみ選択された行のメモリセル
の誤り訂正及びデータ再生動作を行なうようにし
た事を特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169251A JPS5870500A (ja) | 1981-10-21 | 1981-10-21 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169251A JPS5870500A (ja) | 1981-10-21 | 1981-10-21 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870500A JPS5870500A (ja) | 1983-04-26 |
| JPS6226120B2 true JPS6226120B2 (ja) | 1987-06-06 |
Family
ID=15883042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169251A Granted JPS5870500A (ja) | 1981-10-21 | 1981-10-21 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870500A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821238B2 (ja) * | 1987-11-12 | 1996-03-04 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH02257498A (ja) * | 1988-12-27 | 1990-10-18 | Nec Corp | 集積回路 |
| JP2627491B2 (ja) * | 1994-11-18 | 1997-07-09 | 三菱電機株式会社 | 半導体記憶装置 |
-
1981
- 1981-10-21 JP JP56169251A patent/JPS5870500A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870500A (ja) | 1983-04-26 |
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