JPS5922357A - Ｃｍｏｓ形半導体集積回路 - Google Patents
Ｃｍｏｓ形半導体集積回路Info
- Publication number
- JPS5922357A JPS5922357A JP57131566A JP13156682A JPS5922357A JP S5922357 A JPS5922357 A JP S5922357A JP 57131566 A JP57131566 A JP 57131566A JP 13156682 A JP13156682 A JP 13156682A JP S5922357 A JPS5922357 A JP S5922357A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- wiring
- semiconductor integrated
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は０Ｍ０ｇ形半導体集積回路に係シ、特に内部
電源配線の工夫によシ信頼性を高めるようにした改良に
関する。
電源配線の工夫によシ信頼性を高めるようにした改良に
関する。
複数のＰチャネルおよびＮチャネルのＭＯＳＦＥＴが形
成された０ＭＯ８形半導体集積回路は、低消費電力性、
高シイズマーシ゛ン等の多くの利点を持つため広い分野
で利用されている。
成された０ＭＯ８形半導体集積回路は、低消費電力性、
高シイズマーシ゛ン等の多くの利点を持つため広い分野
で利用されている。
また、１つの集積回路内に多くの種類の機能回路、たと
えば大電流を必要とする出力バッファ回路、高周波回路
、低周波回路、アナログ回路、スタティック回路、ダイ
ナミック回路等が形成される場合が多い。このため、上
記種々の機能回路が形成されている集積回路では、各機
能回路どおしが形番し合い誤動作が発生したシ、特性が
劣化したシする恐れかある。このために従来では各機能
回路への内部電源配線を互いに分離することによシ、上
記のような間肋点を解消して信頼性を高めるようにして
いる。
えば大電流を必要とする出力バッファ回路、高周波回路
、低周波回路、アナログ回路、スタティック回路、ダイ
ナミック回路等が形成される場合が多い。このため、上
記種々の機能回路が形成されている集積回路では、各機
能回路どおしが形番し合い誤動作が発生したシ、特性が
劣化したシする恐れかある。このために従来では各機能
回路への内部電源配線を互いに分離することによシ、上
記のような間肋点を解消して信頼性を高めるようにして
いる。
一方、ＭＯＳＦＥＴではソース、ドレインに所定の電圧
を印加する他に、その基板すなわちバックゲートにも所
定電圧を印加することによって動作の安定化を計る必要
がある。たとえば第１図に示すように、ＰチャネルＭＯ
８ＦＥＴＱｐおよびＮチャネルＭＯ８ＦＥＴＱＮからガ
るＯＭＯＳインバータでは、ＰチャネルＭＯ８ＦＥＴＱ
ｐのバックゲートにはそのソースに供給されている電源
電圧ＶＤＤと同じ電圧ＶＤＤを供給し、またＮチャネル
ＭＯ８ＦＦｉＴＱＮのバックゲートにはそのソースに供
給されている電源電圧Ｖｓｓと同じ電圧Ｖｓｓを供給し
ている。そこで従来の集積回路では、ＭＯＳＦＥＴのバ
ックゲートをソース用の電源配線に接続するようにして
いる。すなわち従来では、バンクゲートとソースには共
通の電源配線を介して電源電圧を供給するようにしてい
る。
を印加する他に、その基板すなわちバックゲートにも所
定電圧を印加することによって動作の安定化を計る必要
がある。たとえば第１図に示すように、ＰチャネルＭＯ
８ＦＥＴＱｐおよびＮチャネルＭＯ８ＦＥＴＱＮからガ
るＯＭＯＳインバータでは、ＰチャネルＭＯ８ＦＥＴＱ
ｐのバックゲートにはそのソースに供給されている電源
電圧ＶＤＤと同じ電圧ＶＤＤを供給し、またＮチャネル
ＭＯ８ＦＦｉＴＱＮのバックゲートにはそのソースに供
給されている電源電圧Ｖｓｓと同じ電圧Ｖｓｓを供給し
ている。そこで従来の集積回路では、ＭＯＳＦＥＴのバ
ックゲートをソース用の電源配線に接続するようにして
いる。すなわち従来では、バンクゲートとソースには共
通の電源配線を介して電源電圧を供給するようにしてい
る。
しかし力から、ＭＯＳＦＥＴのバンクゲートとソースの
電源配線を共通にすると、ＭＯＳＦＥＴのスイッチング
などによってソース電位が変動し、この電位の変動がバ
ックゲートに影響するため、バックゲート電位が不安定
とガって回路相互の干渉や特性のばらつき等が発生し易
くなり、信頼性が低下するという欠点がある。
電源配線を共通にすると、ＭＯＳＦＥＴのスイッチング
などによってソース電位が変動し、この電位の変動がバ
ックゲートに影響するため、バックゲート電位が不安定
とガって回路相互の干渉や特性のばらつき等が発生し易
くなり、信頼性が低下するという欠点がある。
この発明は上記のよう力事情を考慮してなされたもので
あり、その目的は回路相互の干渉を小さくし、特性の均
一化をはかり信頼性の高い０ＭＯ８形半導体集積回路を
折供することにある。
あり、その目的は回路相互の干渉を小さくし、特性の均
一化をはかり信頼性の高い０ＭＯ８形半導体集積回路を
折供することにある。
上記目的を達成するためこの発明にあっては、ＭＯＳＦ
ＥＴのソースの電源配線とバックゲートの電源配線を分
離して形成するようにしている。
ＥＴのソースの電源配線とバックゲートの電源配線を分
離して形成するようにしている。
以下図面を参照してこの発明の一実施例を説明する。第
２図はこの発明に係る０ＭＯ８形半導体集積回路のパタ
ーン平面図である。図において１１は外部から正極性の
電源雷、圧ＶＤＤが印加されるパッド（外部端子）であ
り、このパッドは半導体基板２０上にアルミニウム等の
金属を被着させることにより形成されている。そしてこ
のパッド１ノからは、同一基板２０内に多数形成されて
いる［）チャネルＭＯ８ＦＥＴ （図示せず）の各ソー
スに電源電圧ＶＤ＋１を供給するための、上記と同じ金
属から々る配線１２が導出形成されている。さらに上記
パッド１１からは、上記各ＰチャネルＭＯ８ＦＢＴのバ
ンクゲートに電源電圧Ｖｌ）Ｄを供給するための配線１
３が導出形成されている。
２図はこの発明に係る０ＭＯ８形半導体集積回路のパタ
ーン平面図である。図において１１は外部から正極性の
電源雷、圧ＶＤＤが印加されるパッド（外部端子）であ
り、このパッドは半導体基板２０上にアルミニウム等の
金属を被着させることにより形成されている。そしてこ
のパッド１ノからは、同一基板２０内に多数形成されて
いる［）チャネルＭＯ８ＦＥＴ （図示せず）の各ソー
スに電源電圧ＶＤ＋１を供給するための、上記と同じ金
属から々る配線１２が導出形成されている。さらに上記
パッド１１からは、上記各ＰチャネルＭＯ８ＦＢＴのバ
ンクゲートに電源電圧Ｖｌ）Ｄを供給するための配線１
３が導出形成されている。
３１は外部から負極性あるいはアース電位である電源電
圧Ｖｓｓが印加されるパッドである。
圧Ｖｓｓが印加されるパッドである。
このパッド３１も前記パッド１１と同じ部材でしかも同
時に形成される。そしてこのパッド３１からは、同一基
板２０内に多数形成されているＮチャネルＭＯ８ＦＥＴ
（図示せず）の各ソースに電源電圧Ｖｓｓを供給゛する
ための配線３２が導出形成されている。さらに上記パッ
ド３１からは、上記各ＮチャネルＭＯ８ＦＥＴのバック
ゲートに電源電圧Ｖｓｓを供給するための配線３３が導
出形成されている。
時に形成される。そしてこのパッド３１からは、同一基
板２０内に多数形成されているＮチャネルＭＯ８ＦＥＴ
（図示せず）の各ソースに電源電圧Ｖｓｓを供給゛する
ための配線３２が導出形成されている。さらに上記パッ
ド３１からは、上記各ＮチャネルＭＯ８ＦＥＴのバック
ゲートに電源電圧Ｖｓｓを供給するための配線３３が導
出形成されている。
すなわちこの集積回路では、電源電圧ＶＤＤのパッドＪ
１から、ＰチャネルＭＯ８Ｆ’ＥＴのソース用の配線１
２とバンクゲート用の配線１３とを分離して形成すると
ともに、電源電圧Ｖｓｓのパッド３１から、Ｎチャネル
ＭＯ８ＦＥＴのソース用の配線３２とバンクゲート用の
配線３３とを分離して形成するようにしたものである。
１から、ＰチャネルＭＯ８Ｆ’ＥＴのソース用の配線１
２とバンクゲート用の配線１３とを分離して形成すると
ともに、電源電圧Ｖｓｓのパッド３１から、Ｎチャネル
ＭＯ８ＦＥＴのソース用の配線３２とバンクゲート用の
配線３３とを分離して形成するようにしたものである。
＠３図は上記第２図に示すような電源の配線パターンを
持つ、集積回路の内部回路の一例を示す回路図である。
持つ、集積回路の内部回路の一例を示す回路図である。
この例では内部回路がＰチャネルＭＯＳ Ｆ Ｅ Ｔ
Ｑｌ）ｔ、ＩＱｌ’ｌｌｌ・・・それぞれとＮチャネル
Ｍ ＯＳ Ｆ Ｂ Ｔ Ｑ’＋ｔｅＱ”＋ｔ＊・・・そ
れぞれからなる複数の０Ｍ０Ｓインバータによって構成
されている。そして上記ＰチャネルＭＯ８Ｆ ＥＴ Ｑ
ｐｔｔ＋ Ｑｐ＋ｔｓ・・・のソースは前記配線１２に
共通接続されている。またＭ □ Ｓ Ｐ’ Ｅ Ｔ
Ｑｒ）Ｂ＋Ｑｐ＋ｔ＋・・・のバックゲートは前記配線
１３に共通接続されている。さらに上記ＮチャネルＭＯ
８Ｆ Ｅ Ｔ ＱＮｓ＋ｅ ＱＮ１１＋・・・のソース
は前記配線３２に共通接続されている。またＭＯ８ＦＢ
ＴＱＮ、１ｔＱ、Ｎ１１ｖ・・・のバックゲートは前記
配線３３に共通接続されている。
Ｑｌ）ｔ、ＩＱｌ’ｌｌｌ・・・それぞれとＮチャネル
Ｍ ＯＳ Ｆ Ｂ Ｔ Ｑ’＋ｔｅＱ”＋ｔ＊・・・そ
れぞれからなる複数の０Ｍ０Ｓインバータによって構成
されている。そして上記ＰチャネルＭＯ８Ｆ ＥＴ Ｑ
ｐｔｔ＋ Ｑｐ＋ｔｓ・・・のソースは前記配線１２に
共通接続されている。またＭ □ Ｓ Ｐ’ Ｅ Ｔ
Ｑｒ）Ｂ＋Ｑｐ＋ｔ＋・・・のバックゲートは前記配線
１３に共通接続されている。さらに上記ＮチャネルＭＯ
８Ｆ Ｅ Ｔ ＱＮｓ＋ｅ ＱＮ１１＋・・・のソース
は前記配線３２に共通接続されている。またＭＯ８ＦＢ
ＴＱＮ、１ｔＱ、Ｎ１１ｖ・・・のバックゲートは前記
配線３３に共通接続されている。
このような構成において、それぞれの配線１．９ 、３
３自体は抵抗を持つため、パッド１１．３１から遠ざか
るにつれて各点の電位は順次低下あるいは上昇したもの
となるが、各ＭＯ８Ｆ Ｅ Ｔ Ｑｌ）ｔｔ＊Ｑｌ）＋
２ｓ・・・＋ ＱＮ＋ｔ ＊ ＱＮ、ｔ ＊・・・のス
イッチングに影響されることなくそれぞれ常に一定値に
することができる。このため、各ＭＯ８ＦＥＴのバック
ゲート電位は安定化され、雑音、回路相互間干渉及び特
性のばらつき等が発生しにくくなる。この結果、信頼性
を高めることができる。
３自体は抵抗を持つため、パッド１１．３１から遠ざか
るにつれて各点の電位は順次低下あるいは上昇したもの
となるが、各ＭＯ８Ｆ Ｅ Ｔ Ｑｌ）ｔｔ＊Ｑｌ）＋
２ｓ・・・＋ ＱＮ＋ｔ ＊ ＱＮ、ｔ ＊・・・のス
イッチングに影響されることなくそれぞれ常に一定値に
することができる。このため、各ＭＯ８ＦＥＴのバック
ゲート電位は安定化され、雑音、回路相互間干渉及び特
性のばらつき等が発生しにくくなる。この結果、信頼性
を高めることができる。
また、１つの集積回路内前記したような多くの種類の機
能回路が形成される場合には、これら機能回路相互間で
の影響を緩和するため、各機能回路内のＭＯＳＦＥＴの
ソースに、それぞれ分離された配線を介して電源電圧Ｖ
ＤＤあるいはＶｓｓを供給すればよい。
能回路が形成される場合には、これら機能回路相互間で
の影響を緩和するため、各機能回路内のＭＯＳＦＥＴの
ソースに、それぞれ分離された配線を介して電源電圧Ｖ
ＤＤあるいはＶｓｓを供給すればよい。
以上説明したようにこの発明によれば、ＭＯＳＦＥＴの
ソースに電源電圧を供給するための第１の配線手段と、
バックゲートに電源電圧を供給するだめの第２の配線手
段とを、電源用外部端子から分離して導出するようにし
たので、バックゲート電位を安定化することができ、も
って信頼性の高い０ＭＯ８形半導体集積回路を提供する
ことができる。
ソースに電源電圧を供給するための第１の配線手段と、
バックゲートに電源電圧を供給するだめの第２の配線手
段とを、電源用外部端子から分離して導出するようにし
たので、バックゲート電位を安定化することができ、も
って信頼性の高い０ＭＯ８形半導体集積回路を提供する
ことができる。
第１図は０Ｍ０Ｓインバータの回路図、第２図はこの発
明の一実施例のパターン平面図、第３図はこの発明を説
明するための回路図である。 １１．３１・・・パッド、１２，１３，３２゜３３・・
・配線、２０・・・半導体基板、Ｑｐ・・・Ｐチャネル
ＭＯ８ＦＥＴ 、ＱＮ−・−ＮチャネルＭＯ８ＦＥＴ。 出願人代理人 弁理土鈴 江 武 彦 第１図 第２図 １１逼ト：＝−ヲ（′ ＱＰｌｌ」ビ」ＱＰ１２へ
明の一実施例のパターン平面図、第３図はこの発明を説
明するための回路図である。 １１．３１・・・パッド、１２，１３，３２゜３３・・
・配線、２０・・・半導体基板、Ｑｐ・・・Ｐチャネル
ＭＯ８ＦＥＴ 、ＱＮ−・−ＮチャネルＭＯ８ＦＥＴ。 出願人代理人 弁理土鈴 江 武 彦 第１図 第２図 １１逼ト：＝−ヲ（′ ＱＰｌｌ」ビ」ＱＰ１２へ
Claims (2)
- （１）複数のＰチャネルおよびＮチャネルのＭＯＳＦＥ
Ｔを形成してなる０ＭＯ８形半導体集積回路において、
外部からの電源電圧が印加される電源用外部端子と、上
記外部端子から導出され、上記電源電圧を上記各ＭＯ８
ＦＥＴのソースに供給するための第１の配性手段と、上
記第１の配線手段とは分離して上記外部端子から導出さ
れ、上記電源電圧を上記各ＭＯ８ＦＢＴのバンクゲート
に供給するだめの第２の配線手段とを具備したことを特
徴とする０ＭＯ８形半導体集積回路。 - （２） 前記第１の配線手段が前記外部端子から互い
に分離して導出される複数の配線で構成される特許請求
の範囲第１項に記載のＯＭＯＳ形半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131566A JPS5922357A (ja) | 1982-07-28 | 1982-07-28 | Ｃｍｏｓ形半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131566A JPS5922357A (ja) | 1982-07-28 | 1982-07-28 | Ｃｍｏｓ形半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922357A true JPS5922357A (ja) | 1984-02-04 |
Family
ID=15061052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131566A Pending JPS5922357A (ja) | 1982-07-28 | 1982-07-28 | Ｃｍｏｓ形半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922357A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2678109A1 (fr) * | 1991-06-19 | 1992-12-24 | Samsung Electronics Co Ltd | Disposition des lignes de source de tension et de masse d'un dispositif de memoire a semiconducteur. |
| US5231300A (en) * | 1990-06-21 | 1993-07-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a digital circuit |
-
1982
- 1982-07-28 JP JP57131566A patent/JPS5922357A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231300A (en) * | 1990-06-21 | 1993-07-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a digital circuit |
| FR2678109A1 (fr) * | 1991-06-19 | 1992-12-24 | Samsung Electronics Co Ltd | Disposition des lignes de source de tension et de masse d'un dispositif de memoire a semiconducteur. |
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