JPS59224000A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS59224000A JPS59224000A JP58098866A JP9886683A JPS59224000A JP S59224000 A JPS59224000 A JP S59224000A JP 58098866 A JP58098866 A JP 58098866A JP 9886683 A JP9886683 A JP 9886683A JP S59224000 A JPS59224000 A JP S59224000A
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- memory
- central processing
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリアクセス方式に関し、特に２重化構成の
情報処理システムにおけるメモリエラー発生時の再試行
によるメモリアクセス方式に関する。
情報処理システムにおけるメモリエラー発生時の再試行
によるメモリアクセス方式に関する。
従来、エラー検出および訂正回路を有するメモリ装置を
含んでなる情報処理システムにおいて。
含んでなる情報処理システムにおいて。
メモリエラーの訂正は該メモリ装置がメモリエラーを検
出したメモリサイクル内で行いその訂正データを中央処
理装置に送る方式が用いられている。
出したメモリサイクル内で行いその訂正データを中央処
理装置に送る方式が用いられている。
しかしこの方式では、メモリエラーの有無に関係なくデ
ータを前記エラー訂正回路を通すときはいつもメモリア
クセスタイムが大きくなるのでシステム全体の処理能力
が大幅に低下するという欠点があり、またはメモリエラ
ーが検出されたときだけ前記エラー訂正回路を通すとき
はメモリエラーの有無によってメモリアクセスタイムが
異なることになり中央処理装置側のデータ受信制御が複
雑になるという欠点があった。
ータを前記エラー訂正回路を通すときはいつもメモリア
クセスタイムが大きくなるのでシステム全体の処理能力
が大幅に低下するという欠点があり、またはメモリエラ
ーが検出されたときだけ前記エラー訂正回路を通すとき
はメモリエラーの有無によってメモリアクセスタイムが
異なることになり中央処理装置側のデータ受信制御が複
雑になるという欠点があった。
本発明の目的は、通常のメモリサイクルではデータエラ
ーを検出しそのデータ訂正を行うがその訂正データを中
央処理装置に送出しないで訂正前の元のデータの送出お
よびエラー報告を行い１次のメモリ再試行サイクルで直
前のメモリアクセス時にデータ訂正を行い保持されてい
る訂正データを読み取り、メモリエラーの有無とは関係
なくメモリサイクルをエラーのないサイクルと同一時間
で実行することにより上記欠点を除去し、メモリエラー
発生時のシステム全体の処理能力の低下を最小限に抑え
るとともに中央処理装置のデータ受信制御回路を簡単に
することができるメモリアクセス方式を提供することに
ある。
ーを検出しそのデータ訂正を行うがその訂正データを中
央処理装置に送出しないで訂正前の元のデータの送出お
よびエラー報告を行い１次のメモリ再試行サイクルで直
前のメモリアクセス時にデータ訂正を行い保持されてい
る訂正データを読み取り、メモリエラーの有無とは関係
なくメモリサイクルをエラーのないサイクルと同一時間
で実行することにより上記欠点を除去し、メモリエラー
発生時のシステム全体の処理能力の低下を最小限に抑え
るとともに中央処理装置のデータ受信制御回路を簡単に
することができるメモリアクセス方式を提供することに
ある。
本発明によれば、メモリアクセスの再試行手段を有する
Ｏ系、１系の中央処理装置と、該中央処理装置とそれぞ
れ接続されて読出しデータのエラー検出、エラー報告、
データ訂正および訂正データ保持等の手段を有するθ系
、１系のメモリ装置とを含んでなるシステムにおいて、
前記中央処理装置から自系のメモリ装置へ該中央処理装
置のメモリアクセスが再試行アクセスであることを指示
する第１の信号線と、前記中央処理装置が自系の
！メモリ装置からエラー報告を受けたとき他系の中
央処理装置へ再試行アクセスを指示する第２の信号線と
を備え、前記中央処理装置がメモリアクセス実行中に前
記メモリ装置が前記エラー検出手段により読出しデータ
のエラーを検出し該中央処理装置へエラー報告を行った
とき該中央処理装置から前記第１の信号線を介して受け
たメモリアクセスの再試行要求によって該メモリ装置は
直前のメモリアクセスで前記訂正データ保持手段に保持
されていたデータを該中央処理装置に送出するようにな
し、前記システムが同期運転中に片系の中央処理装置が
エラー報告を受けたときはエラー報告を受けなかった系
の中央処理装置が前記第２の信号線を介して該エラー報
告を受けた中央処理装置からの再試行アクセス指示によ
り両系の中央処理装置は同期してメモリアクセスの再試
行を行うようになすことを特徴とするメモリアクセス方
式が得られる。
Ｏ系、１系の中央処理装置と、該中央処理装置とそれぞ
れ接続されて読出しデータのエラー検出、エラー報告、
データ訂正および訂正データ保持等の手段を有するθ系
、１系のメモリ装置とを含んでなるシステムにおいて、
前記中央処理装置から自系のメモリ装置へ該中央処理装
置のメモリアクセスが再試行アクセスであることを指示
する第１の信号線と、前記中央処理装置が自系の
！メモリ装置からエラー報告を受けたとき他系の中
央処理装置へ再試行アクセスを指示する第２の信号線と
を備え、前記中央処理装置がメモリアクセス実行中に前
記メモリ装置が前記エラー検出手段により読出しデータ
のエラーを検出し該中央処理装置へエラー報告を行った
とき該中央処理装置から前記第１の信号線を介して受け
たメモリアクセスの再試行要求によって該メモリ装置は
直前のメモリアクセスで前記訂正データ保持手段に保持
されていたデータを該中央処理装置に送出するようにな
し、前記システムが同期運転中に片系の中央処理装置が
エラー報告を受けたときはエラー報告を受けなかった系
の中央処理装置が前記第２の信号線を介して該エラー報
告を受けた中央処理装置からの再試行アクセス指示によ
り両系の中央処理装置は同期してメモリアクセスの再試
行を行うようになすことを特徴とするメモリアクセス方
式が得られる。
次に図面を参照して本発明について説明する。
第１図は本発明のメモリアクセス方式の一実施例を示す
ブロック図である。同図において、θ系。
ブロック図である。同図において、θ系。
５−
１系の中央処理装置（以下ＣＣ０，ＣＣ１）１０゜２０
はそれぞれリトライ信号発生回路（以下ＧＢＮ）１１．
２１と、該ＧＥＮＩＩ、２１出力により自系のメモリ装
置（以下ＭＭ）に再試行指示を行う１７ ）ライ指示回
路（以下０ＲＤ）１４．２４を含んでなり、０系、１系
のＭＭ ６３０． ＭＭ ｓ４０はそれぞれメモリ（以
下ＭＥＭ） ３１． ４１と、該ＭＢＭ３１．４１から
のデータのエラーを検出するエラー検出回路（以下Ｉ）
ＥＴ） ３２．４２と、該データエラーを訂正するエラ
ー訂正回路（以下Ｃ０Ｒ）３３．４３と、該ＣＯＲ３３
，４３出力の訂正データを保持する訂正データ保持回路
以下ＲＥＧ）３４．４４と、０ＲＤＩ４．２４からの指
示によりＭＥＭ３１．４１およびＲ，ｌ’！１Ｇ３４゜
４４からのデータをゲート切替えによりＣＣ０１０゜Ｃ
Ｃ，２ｏへそれぞれ返送するデータ送出回路（以下８Ｎ
Ｄ）３５．４５を含んでなる。またＣＣ６１０、ＣＣ，
２０とＭＭ、３０．ＭＭ１４０（７）間はそれぞれリト
ライ指示信号線１３．２３とエラー報告信号線３７．４
７とデータ線３６．４６を６− 含む信号線で接続され、更にＣＣ０１０とＣＣｌ２０と
の間は他系へ相互にリトライ指示を行う他系リトライ指
示線１２．２２により接続される。
はそれぞれリトライ信号発生回路（以下ＧＢＮ）１１．
２１と、該ＧＥＮＩＩ、２１出力により自系のメモリ装
置（以下ＭＭ）に再試行指示を行う１７ ）ライ指示回
路（以下０ＲＤ）１４．２４を含んでなり、０系、１系
のＭＭ ６３０． ＭＭ ｓ４０はそれぞれメモリ（以
下ＭＥＭ） ３１． ４１と、該ＭＢＭ３１．４１から
のデータのエラーを検出するエラー検出回路（以下Ｉ）
ＥＴ） ３２．４２と、該データエラーを訂正するエラ
ー訂正回路（以下Ｃ０Ｒ）３３．４３と、該ＣＯＲ３３
，４３出力の訂正データを保持する訂正データ保持回路
以下ＲＥＧ）３４．４４と、０ＲＤＩ４．２４からの指
示によりＭＥＭ３１．４１およびＲ，ｌ’！１Ｇ３４゜
４４からのデータをゲート切替えによりＣＣ０１０゜Ｃ
Ｃ，２ｏへそれぞれ返送するデータ送出回路（以下８Ｎ
Ｄ）３５．４５を含んでなる。またＣＣ６１０、ＣＣ，
２０とＭＭ、３０．ＭＭ１４０（７）間はそれぞれリト
ライ指示信号線１３．２３とエラー報告信号線３７．４
７とデータ線３６．４６を６− 含む信号線で接続され、更にＣＣ０１０とＣＣｌ２０と
の間は他系へ相互にリトライ指示を行う他系リトライ指
示線１２．２２により接続される。
続いて本実施例の動作について説明する。
まず通常の（すなわちｌＩ ｌ−ライでない場合の）読
出し動作では１例えばＭＥＭ３１の指定アドレスから読
み出されたデータが５ＮＤ３５およびＤＢＴ３２に入力
されると、８Ｎｌ）３５はメモリエラーの有無に関係な
くデータ線３６を介してＣＣ０１０へＭＥＭ３１からの
前記読出しデータを送出する。一方ＤＢＴ３２では前記
読出しデータにエラーがあるか否かをチェックし、もし
エラーがあればエラー報告信号線３７を介してＣＣ，１
０へエラー報告を行うとともに、ＣＯＲ３３によってエ
ラーデータの訂正を行ってその訂正データなＲＢＧ３４
に保持する。ＣＣ０１０では前記エラー報告を受けると
ＧＦｉＮｌｌにより次のメモリサイクルをリトライサイ
クルにするための信号を発生してこれを０ＲＤ１４に入
力すると、０ＲＤ１４はエラーがあったサイクルの次の
サイクルで訂正データを読み出すためＩＪ Ｉ−ライ指
示信号線１３を介してＭＭ０３０にリトライサイクルで
ある旨を指示する。
出し動作では１例えばＭＥＭ３１の指定アドレスから読
み出されたデータが５ＮＤ３５およびＤＢＴ３２に入力
されると、８Ｎｌ）３５はメモリエラーの有無に関係な
くデータ線３６を介してＣＣ０１０へＭＥＭ３１からの
前記読出しデータを送出する。一方ＤＢＴ３２では前記
読出しデータにエラーがあるか否かをチェックし、もし
エラーがあればエラー報告信号線３７を介してＣＣ，１
０へエラー報告を行うとともに、ＣＯＲ３３によってエ
ラーデータの訂正を行ってその訂正データなＲＢＧ３４
に保持する。ＣＣ０１０では前記エラー報告を受けると
ＧＦｉＮｌｌにより次のメモリサイクルをリトライサイ
クルにするための信号を発生してこれを０ＲＤ１４に入
力すると、０ＲＤ１４はエラーがあったサイクルの次の
サイクルで訂正データを読み出すためＩＪ Ｉ−ライ指
示信号線１３を介してＭＭ０３０にリトライサイクルで
ある旨を指示する。
次にＩＪ Ｉ−ライ時の読出し動作について説明する。
ＣＣｏ１０からリトライサイクルである旨の指示（リト
ライ要求）を受けたＭＭｏ３０では、５ＮＤ３５のゲー
ト切替えにより前述の通常の読出しサイクルと同じタイ
ミングでＲＥＧ３４に保持されている訂正データをデー
タ線３６を介してＣＣ０１０へ送出する。
ライ要求）を受けたＭＭｏ３０では、５ＮＤ３５のゲー
ト切替えにより前述の通常の読出しサイクルと同じタイ
ミングでＲＥＧ３４に保持されている訂正データをデー
タ線３６を介してＣＣ０１０へ送出する。
上記の動作説明はＯ系システムについて行ったが１系シ
ステムの動作も同様である。
ステムの動作も同様である。
またθ系、１系システムが同期運転中に片系（例えばＯ
系）システムだけにエラーが発生したときはＣＣ０１０
がＤＥＴ３２からエラー報告信号線３７を介してエラー
報告を受けると、ＧＢＮＩＩは他系リトライ指示線１２
を介して他系のＣＣ。
系）システムだけにエラーが発生したときはＣＣ０１０
がＤＥＴ３２からエラー報告信号線３７を介してエラー
報告を受けると、ＧＢＮＩＩは他系リトライ指示線１２
を介して他系のＣＣ。
２０にリトライ指示を行うので１両系システムは
１゜同期してリトライアクセスを行う。なお１系シ
ステムだけにエラーが発生したときも同様の動作となる
ので説明を省く。
１゜同期してリトライアクセスを行う。なお１系シ
ステムだけにエラーが発生したときも同様の動作となる
ので説明を省く。
次に第２図および第３図はそれぞれ第１図におけるメモ
リエラーがない場合およびある場合の命令レベルでみた
メモリアクセスシーケンスの一例を示すタイムチャート
である。同図において、参照符号ＣＣ，ＭＭはそれぞれ
第１図におけるある系のＣＣ，ＭＭを示し、また参照符
号Ｉ８．Ｉ。
リエラーがない場合およびある場合の命令レベルでみた
メモリアクセスシーケンスの一例を示すタイムチャート
である。同図において、参照符号ＣＣ，ＭＭはそれぞれ
第１図におけるある系のＣＣ，ＭＭを示し、また参照符
号Ｉ８．Ｉ。
はインストラクションフェッチを表わし、参照符号Ｐｔ
、Ｐｚはオペランドフェッチを表わす。更に参照符号Ｐ
８′はオペランドフェッチＰ□のすぐ次のオペランドフ
ェッチ（以下リトライサイクル）を表わす。従って第３
図は第２図における最初のオペランドフェッチＰ１でＭ
Ｍからのデータにエラーが発生した場合を例示している
。
、Ｐｚはオペランドフェッチを表わす。更に参照符号Ｐ
８′はオペランドフェッチＰ□のすぐ次のオペランドフ
ェッチ（以下リトライサイクル）を表わす。従って第３
図は第２図における最初のオペランドフェッチＰ１でＭ
Ｍからのデータにエラーが発生した場合を例示している
。
第２図においてはインストラクションフェッチ１１＊
Ｉ！ｍオペオペランドフェッチＰ１．のいずれでもエ
ラーが発生していないのでインストラクションフェッチ
ＩＩｓ 〜オペランドフェッチＰｌｅインストラクショ
ンフェッチ■２１〜オペランドフェッチＰ２の順にいわ
ゆる通常の動作が行われ９− るが、第３図に示すようにオペランドフェッチＰ１でＭ
Ｍにエラーが発生するとＣＣはＭＭに対してリトライサ
イクルＰ１′でメモリアクセスの再試行（リトライ）を
行って訂正データ（インストラクションフェッチの場合
は訂正インストラクション）を読み取り、その次からは
通常の動作に戻る。
Ｉ！ｍオペオペランドフェッチＰ１．のいずれでもエ
ラーが発生していないのでインストラクションフェッチ
ＩＩｓ 〜オペランドフェッチＰｌｅインストラクショ
ンフェッチ■２１〜オペランドフェッチＰ２の順にいわ
ゆる通常の動作が行われ９− るが、第３図に示すようにオペランドフェッチＰ１でＭ
Ｍにエラーが発生するとＣＣはＭＭに対してリトライサ
イクルＰ１′でメモリアクセスの再試行（リトライ）を
行って訂正データ（インストラクションフェッチの場合
は訂正インストラクション）を読み取り、その次からは
通常の動作に戻る。
次に第４図は第１図におけるＭＭ内部のエラー検出、エ
ラー訂正、訂正データ保持およびエラー報告のシーケン
スを示すタイムチャートである。
ラー訂正、訂正データ保持およびエラー報告のシーケン
スを示すタイムチャートである。
同図において、ＣＣからのメモリリクエストに基づきＭ
Ｍから読み出された読出しデータは１例えば５ＮＤ３５
．データ線３６（共に第１図に図示）を介してＣＣに送
出される。一方例えばＤＥＴ３２（第１図に図示）でエ
ラーの有無をチェックし、もしエラーがあればエラー報
告信号線３７（第１図に図示）を介してＣＣにエラー報
告が行われるとともにＣＯＲ３３（第１図に図示）で訂
正後ＲＥＧ３４ （第１図に図示）に保持される。この
訂正データは次のりトライサイクルＰ１′（第３図に図
示）でＣＣへ送出される。
Ｍから読み出された読出しデータは１例えば５ＮＤ３５
．データ線３６（共に第１図に図示）を介してＣＣに送
出される。一方例えばＤＥＴ３２（第１図に図示）でエ
ラーの有無をチェックし、もしエラーがあればエラー報
告信号線３７（第１図に図示）を介してＣＣにエラー報
告が行われるとともにＣＯＲ３３（第１図に図示）で訂
正後ＲＥＧ３４ （第１図に図示）に保持される。この
訂正データは次のりトライサイクルＰ１′（第３図に図
示）でＣＣへ送出される。
−’１０−
〔発明の効果〕
以上の説明により明らかなように本発明のメモリアクセ
ス方式によれば、メモリ装置でエラーが検出されたとき
、そのメモリサイクル内で訂正データを中央処理装置に
送出せずにメモリ装置内に保持し、中央処理装置からの
指示によるＩＩ ）ライサイクルで送出するので、エラ
ー発生時のメモリサイクルタイムを延ばすことはなく、
また次のりトライサイクルも通常の“メモリサイクルと
同一時間で実行するので、メモリエラー発生時のシステ
ム全体の処理能力の低下を最小限に抑え且つ中央処理装
置のデータ受信制御回路を簡単化できるという効果が生
じる。更にエラ一時でも両系システムの同期運転が可能
になるという効果も生じる。
ス方式によれば、メモリ装置でエラーが検出されたとき
、そのメモリサイクル内で訂正データを中央処理装置に
送出せずにメモリ装置内に保持し、中央処理装置からの
指示によるＩＩ ）ライサイクルで送出するので、エラ
ー発生時のメモリサイクルタイムを延ばすことはなく、
また次のりトライサイクルも通常の“メモリサイクルと
同一時間で実行するので、メモリエラー発生時のシステ
ム全体の処理能力の低下を最小限に抑え且つ中央処理装
置のデータ受信制御回路を簡単化できるという効果が生
じる。更にエラ一時でも両系システムの同期運転が可能
になるという効果も生じる。
第１図は本発明のメモリアクセス方式の一実施例を示す
ブロック図、第２図、第３図はそれぞれ第１図における
メモリエラーがない場合、ある場合の命令レベルでみた
メモリアクセスシーケンスの一例を示すタイムチャート
および第４図は第１図におけるメモリ装置内部のエラー
検出、エラー訂正、訂正データ保持およびエラー報告の
シーケンスを示すタイムチャートである。 図において、１０．２０・・・・・・中央処理装置ＣＣ
ｏ。 ＣＣ，，１１，２１・・・・・・リトライ信号発生回路
ＧＥＮ、１２．２２・・曲他系すトライ指示綜、１３゜
２３・・・・・・ＩＪ ）ライ指示信号線、１４．２４
・・曲りトライ指示回路ＯＲＤ、３０，４０・・間メモ
リ装置ＭＭ ６． ＭＭ １．３１． ４１ ＝・・
・・メモリＭＥＭ。 ３２．４２・・・・・・エラー検出回路ＤＥＴ、３３，
４３・・・・・・エラー訂正回路ＣＯＲ％ ３４．４４
・・曲訂正データ保持回路ＢＥＧ、３５，４５・・・・
・・データ送出回路ＳＮＤ、３６．４６・・・・・・デ
ータ線、３７゜４７・・・・・・エラー報告信号線。 ネ １ 回 ０糸 ｌ系半２ 口 黛 ３ ＠ 峯４回 イ）ス）ラクシプーフヱソア 李に１嘘 Ｔへ０ラシドフエ・リプ ・・・□ 「
ブロック図、第２図、第３図はそれぞれ第１図における
メモリエラーがない場合、ある場合の命令レベルでみた
メモリアクセスシーケンスの一例を示すタイムチャート
および第４図は第１図におけるメモリ装置内部のエラー
検出、エラー訂正、訂正データ保持およびエラー報告の
シーケンスを示すタイムチャートである。 図において、１０．２０・・・・・・中央処理装置ＣＣ
ｏ。 ＣＣ，，１１，２１・・・・・・リトライ信号発生回路
ＧＥＮ、１２．２２・・曲他系すトライ指示綜、１３゜
２３・・・・・・ＩＪ ）ライ指示信号線、１４．２４
・・曲りトライ指示回路ＯＲＤ、３０，４０・・間メモ
リ装置ＭＭ ６． ＭＭ １．３１． ４１ ＝・・
・・メモリＭＥＭ。 ３２．４２・・・・・・エラー検出回路ＤＥＴ、３３，
４３・・・・・・エラー訂正回路ＣＯＲ％ ３４．４４
・・曲訂正データ保持回路ＢＥＧ、３５，４５・・・・
・・データ送出回路ＳＮＤ、３６．４６・・・・・・デ
ータ線、３７゜４７・・・・・・エラー報告信号線。 ネ １ 回 ０糸 ｌ系半２ 口 黛 ３ ＠ 峯４回 イ）ス）ラクシプーフヱソア 李に１嘘 Ｔへ０ラシドフエ・リプ ・・・□ 「
Claims (1)
- メモリアクセスの再試行手段を有するθ系、１系の中央
処理装置と、該中央処理装置とそれぞれ接続されて読出
しデータのエラー検出、エラー報告、データ訂正および
訂正データ保持等の手段を有するθ系、１系のメモリ装
置とを含んでなるシステムにおいて、前記中央処理装置
から自系のメモリ装置へ該中央処理装置のメモリアクセ
スが再試行アクセスであることを指示する第１の信号線
と、前記中央処理装置が自系のメモリ装置からエラー報
告を受けたとき他系の中央処理装置へ再試行アクセスを
指示する第２の信号線とを備え、前記中央処理装置がメ
モリアクセス実行中に前記メモリ装置が前記エラー検出
手段により読出しデータのエラーを検出し該中央処理装
置へエラー報告を行ったとき該中央処理装置から前記第
１の信号線を介して受けたメモリアクセスの再試行要求
によって該メモリ装置は直前のメモリアクセスで前記訂
正データ保持手段に保持されていたデータを該中央処理
装置に送出するようになし、前記システムが同期運転中
に片系の中央処理装置がエラー報告を受けたときはエラ
ー報告を受けなかった系の中央処理装置が前記第２の信
号線を介して該エラー報告を受けた中央処理装置からの
再試行アクセス指示により両系の中央処理装置は同期し
てメモリアクセスの再試行を行うようになすことを特徴
とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098866A JPS59224000A (ja) | 1983-06-03 | 1983-06-03 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098866A JPS59224000A (ja) | 1983-06-03 | 1983-06-03 | メモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59224000A true JPS59224000A (ja) | 1984-12-15 |
| JPS646493B2 JPS646493B2 (ja) | 1989-02-03 |
Family
ID=14231113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098866A Granted JPS59224000A (ja) | 1983-06-03 | 1983-06-03 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224000A (ja) |
-
1983
- 1983-06-03 JP JP58098866A patent/JPS59224000A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS646493B2 (ja) | 1989-02-03 |
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