JPH04257957A - バス切替制御におけるエラー処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のバスマスタと複
数のスレーブをアクセス情報に基づいて複数のバスで切
替制御するバス切替制御におけるエラー処理方式に関す
る。

【０００２】

【従来の技術】複数のバスマスタ（プロセッサ、入出力
装置等を指す）が複数のスレーブ（メモリ等を指す）を
相互に共有するシステムにおいて、通常は、バスマスタ
とスレーブの間を単一のバスで接続し、このバスを時分
割で使用して特定のバスマスタと特定のスレーブの間で
データ転送を行う方式が用いられている。しかし、この
方式ではバスマスタの数が多い場合、接続されているバ
スマスタ以外のバスマスタの待ち時間が多くなり、デー
タ転送効率が低下するという欠点があった。

【０００３】そこで、バスマスタとスレーブ間を複数の
バスで接続しデータ転送を行う方式が提案されている（
特願平２−２５６３５０）。図５はこのようなバス切替
え制御方式を説明するブロック図である。同図は、２個
のバスマスタ１ａ、１ｂが、２個のスレーブ４ａ、４ｂ
を共有しているシステムを例にとって示したものである
。２ａ、２ｂはそれぞれバスマスタ１ａ、１ｂに対応し
て設けられたバス切替回路で、それぞれ、バスマスタ１
ａ、１ｂから出力されたアクセス情報に基づき、アクセ
ス対象のスレーブへのバスにバスマスタを接続してアク
セス情報を出力する。３ａ、３ｂはスレーブ４ａ、４ｂ
にそれぞれ対応して設けられたバス選択回路で、それぞ
れ、対応するスレーブがアクセス中でなければ、アクセ
ス情報を出力したバスを該スレーブに接続する。

【０００４】図５において、例えば、バスマスタ１ａが
スレーブ４ｂをアクセスする場合、バスマスタ１ａは、
対応するバス切替回路２ａにアクセス情報（スレーブ４
ｂのアドレス等）　を出力する。バス切替回路２ａは、
アドレスをデコードしてスレーブ４ｂへのバス１２に接
続する。バス選択回路３ｂは、バス１２を介してこのア
クセス情報を受け取ると、スレーブ４ｂが他のバスマス
タ１ｂからアクセスされていなければ、スレーブ４ｂに
接続する。

【０００５】このようにしてバスマスタ１ａはスレーブ
４ｂをアクセスすることができるが、このアクセス中に
、例えば、バスマスタ１ｂがスレーブ４ａをアクセスす
ると、バスマスタ１ｂとスレーブ４ａとはバス１４を介
して接続される。従って、バスマスタ１ａとバスマスタ
１ｂとは同時にデータ転送を行うことができる。

【０００６】２個以上のバスマスタおよびスレーブで構
成されているシステムについても、上述の例と同様に各
バスマスタは同時にデータ転送を行うことができ、デー
タ転送の効率を向上させることができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
ような従来方式はバスマスタから出力されたアクセス情
報によっていずれかのスレーブへの接続を行うものであ
り、スレーブ側からの情報によって接続を制御すること
はできない。従って、特定のバスマスタと接続されてい
るスレーブにエラーが生じた場合、他のバスマスタにこ
れを通知することができず、そのため、エラーを起こし
たスレーブを他のバスマスタがアクセスする事態が生じ
る。

【０００８】以上のようにエラーが二重に重なると、こ
れを回復させることが困難になり、たとえば、システム
をいったんリセットしてシステム動作全体を一時停止さ
せねばならなくなるといった問題が生じる。

【０００９】そこで本発明は、エラーの生じたスレーブ
に対するアクセスを防止することを目的とする。

【００１０】

【課題を解決するための手段】上記課題の解決は、複数
のバスマスタ１ａ、１ｂにそれぞれ対応して設けられた
バス切替回路２ａ、２ｂと、複数のスレーブ４ａ、４ｂ
にそれぞれ対応して設けられたバス選択回路３ａ、３ｂ
と、上記バス切替回路とバス選択回路との間をそれぞれ
接続した複数のバス１１〜１８を備え、上記バス切替回
路は、バスマスタから出力されたアクセス情報に基づき
、アクセス対象のスレーブへのバスに上記アクセス情報
を出力し、上記バス選択回路は上記アクセス情報を出力
したバスをアクセス対象のスレーブに接続し、上記スレ
ーブにエラーが生じたときには、接続されているバスマ
スタにエラー信号を送ってエラー処理を行わせるととも
に他のバスマスタにストップ信号を送って他のバスマス
タからの上記スレーブに対するアクセスを防止するよう
にしたことを特徴とするバス切替制御におけるエラー処
理方式によって達成される。

【００１１】

【作用】図１は本発明の原理説明図であり、１ａ、１ｂ
はバスマスタ、２ａ、２ｂはバス切替回路、３ａ、３ｂ
はバス選択回路、４ａ、４ｂはスレーブ、１１〜１８は
バスである。同図においてスレーブ４ａ、４ｂにエラー
が生じていないときには、従来例で述べたようにバス１
１〜１４によってバスマスタ１ａ、１ｂとスレーブ４ａ
、４ｂが相互に接続されてデータ転送が行われるが、た
とえば、バスマスタ１ａがバス１２を介してスレーブ４
ｂをアクセス中に、スレーブ４ｂにエラーが生じたとき
には、このスレーブ４ｂに対応して設けられているバス
選択回路３ｂがバスマスタ１ａにバス１５を介してエラ
ー信号を送ってエラー処理を行わせかつ他のバスマスタ
１ｂにバス１７を介してストップ信号を送るようにして
いるので、他のバスマスタ１ｂはスレーブ４ｂがエラー
を起こしていることを知りアクセスをストップすること
ができる。

【００１２】従って、エラーを生じたスレーブをさらに
他のバスマスタがアクセスするという二重のエラーが生
じることが防止されるので、スレーブ４ｂのエラー処理
が行われた後は直ちにシステムが回復される。

【００１３】

【実施例】第１図は本発明の実施例を示すブロック図で
あり、本発明の原理説明図と同一のものである。図２は
図１中のバス切替回路２ａ（２ｂも同一構成）　の１例
を示したものであり、２１はアドレスデコーダ、２２、
２３はゲートである。同図において、アドレスデコーダ
２１は、バスマスタ１ａから出力されたアドレスをデコ
ードし、スレーブ４ａ、４ｂに割り付けられたアドレス
空間に対応して、ゲート２２あるいはゲート２３を開く
。従って、たとえば、バスマスタ１ａがスレーブ４ｂを
アクセスした場合、ゲート２３が開かれてアクセス情報
はバス１２上に出力される。同様にしてスレーブ４ａを
アクセスした場合は、アクセス情報はバス１１上に出力
される。

【００１４】図３は図１中のバス選択回路３ｂ（３ａも
同一構成）　の１例を示したものであり、３１、３２は
ＦＦ（フリップフロップ）、３３、３４はゲート、３５
〜４１はＡＮＤゲート、４２はＮＯＴ回路である。上記
バス選択回路３ｂは、バスマスタ１ａ、１ｂからのバス
１２、１３をゲート３３、３４により選択しスレーブ４
ｂに接続するものである。

【００１５】バスマスタ１ａがスレーブ４ｂをアクセス
する場合、図３において、バス１２上にアクセス要求信
号ＲＥＱａが“１”となる。そしてスレーブ４ｂが他の
バスマスタからアクセスされていないときにはスレーブ
４ｂ上のＲＥＱ　信号は“０”となっているのでＡＮＤ
ゲート３５が開いてＦＦ３１がセットされ、これにより
ゲート３３が開いてバス１２とスレーブ４ｂが接続され
る。このとき、他のバス１３にアクセス要求信号ＲＥＱ
ｂが現れても、ゲート３４は閉じたままとなり、ＲＥＱ
ｂを出力したバスマスタ１ｂは待機することになる。

【００１６】同様にして、バスマスタ１ｂがスレーブ４
ａをアクセスし、且つスレーブ４ａがアクセス中でなけ
れば、バスマスタ１ｂはスレーブ４ａに接続される。な
お、ＦＦ３１〜３２は、バス要求信号ＲＥＱ　の出力が
停止した時点でリセットされるようにしておく。

【００１７】また、図３に示したゲート３９はバスマス
タ１ａ、１ｂが同時に同じスレーブ４ｂをアクセスした
場合の優先順位を決定するものであり、図３の例ではＲ
ＥＱａがＲＥＱｂより優先順位が高くなるように設定さ
れている。

【００１８】次に、バスマスタ１ａがスレーブ４ｂをア
クセス中にスレーブ４ｂにエラーが生じた場合について
上述の図１〜図３および図４に示したタイミング図を参
照して以下に述べる。

【００１９】まず、図４に示したように、バスマスタ１
ａのアクセス情報がバスマスタ１ｂのアクセス情報より
早い時刻あるいは同時刻に“１”になると、前述したよ
うに、バスマスタ１ａがスレーブ４ｂと接続されバスマ
スタ１ｂは待機することになる。そしてスレーブ４ｂに
エラーが生じると、スレーブ４ｂから出力されたエラー
信号が“１”となり、図３に示したようにＡＮＤゲート
３６、３７、４０、４１に送られる。

【００２０】今、バスマスタ１ａはスレーブ４ｂをアク
セス中なので、ＦＦ３１はセット状態にあり、ＦＦ３２
はリセット状態となっている。従って、スレーブ４ｂに
エラーが生じたときＡＮＤゲート３６の出力は“１”と
なってバス１５に出力されバスマスタ１ａにエラーを通
知する。バスマスタ１ａではこれによってスレーブ４ｂ
がエラーを起こしたことを知りエラー処理を行うことが
できる。また、このとき、ＡＮＤゲート４１の出力は“
１”となってバス１７に出力されバスマスタ１ｂに送ら
れる。バスマスタ１ｂではこれによってスレーブ４ｂが
エラーを起こしたことを知りアクセス情報を“０”にし
てスレーブ４ｂに対するアクセスをストップする。

【００２１】以上のように、ＡＮＤゲート３６の出力は
バスマスタ１ａに対するエラー信号として用いられ、Ａ
ＮＤゲート４１の出力はバスマスタ１ｂに対するアクセ
スのストップ信号として用いられる。

【００２２】その後、エラーが修復されてスレーブ４ｂ
のエラー信号が“０”になると、ＡＮＤゲート３６の出
力は“０”となり、バスマスタ１ａはエラーが修復され
たことを知る。一方、ＡＮＤゲート４１の出力も“０”
となり、バスマスタ１ｂはエラーが修復されたことを知
ることができる。

【００２３】同様にして、バスマスタ１ｂがスレーブ４
ｂをアクセス中にスレーブ４ｂにエラーが生じた場合に
は、ＡＮＤゲート４０の出力がバスマスタ１ｂに送られ
てエラーを通知するとともにＡＮＤゲート３７の出力が
バスマスタ１ａに送られてバスマスタ１ａからスレーブ
４ｂに対するアクセスを防止する。

【００２４】本実施例では、バスマスタおよびスレーブ
をそれぞれ２個備えたシステムについて述べたが、３個
以上で構成されるシステムについても同様にしてエラー
を生じたスレーブに対するバスマスタからのアクセスを
防止することができる。

【００２５】

【発明の効果】以上のごとく本発明によれば、エラーを
生じたスレーブを他のバスマスタがアクセスすることが
ないためエラーが二重に生じることがなく、従って、エ
ラーが修復された後にはシステムの機能は直ちに回復さ
れることとなりシステムの信頼性の向上に有益である。

【図面の簡単な説明】

【図１】本発明の原理を示すブロック図、

【図２】バス
切替回路の構成を示すブロック図、

【図３】バス選択回
路の構成を示すブロック図、

【図４】本発明の実施例を
示すタイミング図、

【図５】従来例に係るバス切替制御
方式を説明するブロック図、

【符号の説明】

１ａ、１ｂ　　バスマスタ、　　　　　　　　　　　　
　　２１　　アドレスデコーダ、 ２ａ、２ｂ　　バス切替回路、　　　　　　　　　　　
　２２、２３、３３、３４　　ゲート、 ３ａ、３ｂ　　バス選択回路、　　　　　　　　　　　
　３１、３２　　ＦＦ、４ａ、４ｂ　　スレーブ、　　
　　　　　　　　　　　　　　３５〜４１　　ＡＮＤゲ
ート、

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数のバスマスタ（１ａ，１ｂ）にそ
   れぞれ対応して設けられたバス切替回路（２ａ，２ｂ）
   と、複数のスレーブ（４ａ，４ｂ）にそれぞれ対応して
   設けられたバス選択回路（３ａ，３ｂ）と、上記バス切
   替回路とバス選択回路との間をそれぞれ接続した複数の
   バス（１１〜１８）を備え、上記バス切替回路は、バス
   マスタから出力されたアクセス情報に基づき、アクセス
   対象のスレーブへのバスに上記アクセス情報を出力し、
   上記バス選択回路は上記アクセス情報を出力したバスを
   アクセス対象のスレーブに接続し、上記スレーブにエラ
   ーが生じたときには、接続されているバスマスタにエラ
   ー信号を送ってエラー処理を行わせるとともに他のバス
   マスタにストップ信号を送って他のバスマスタからの上
   記スレーブに対するアクセスを防止するようにしたこと
   を特徴とするバス切替制御におけるエラー処理方式。