JPH01158554A - Ｄｍａ装置を備えたデータ処理システム - Google Patents
Ｄｍａ装置を備えたデータ処理システムInfo
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- JPH01158554A JPH01158554A JP10011588A JP10011588A JPH01158554A JP H01158554 A JPH01158554 A JP H01158554A JP 10011588 A JP10011588 A JP 10011588A JP 10011588 A JP10011588 A JP 10011588A JP H01158554 A JPH01158554 A JP H01158554A
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- 230000004044 response Effects 0.000 claims abstract description 41
- 230000002159 abnormal effect Effects 0.000 claims abstract description 6
- 230000005856 abnormality Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 9
- 102100037009 Filaggrin-2 Human genes 0.000 description 3
- 101000878281 Homo sapiens Filaggrin-2 Proteins 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（既 要〕
ダイレクト・メモリ・アクセス（ＤＭＡ）装置を備えた
データ処理システムに関し、 信頼性を損わずに、効率的にシステムの性能を向上させ
ることを目的とし、 データ処理装置と、複数バイトのデータ幅をもちＥＣＣ
が付加され、データ処理装置によってアクセスされる主
記憶装置と、上記１．α装置に対してＤＭＡ転送可能な
りＭＡ装置と、主記憶装置の内容をチェックするＥＣＣ
回路と、主記憶装置とＤＭＡ装置との間のデータ転送を
制御するデータ転送制御回路とからなるデータ処理シス
テムにおいて、前記データ転送制御回路内に応答制御回
路と、ＤＭＡ装置から送出されるデータを一時保持する
ためのデータバッファ七を設け、前記応答制御回路はＤ
ＭＡ装置が主記憶装置からデータを読み出すリード転送
時と、主記憶装置のデータ幅に満たないデータを書き込
むライト転送時はデータ転送制御回路と主記憶装置の間
のデータ転送が終結した後、正常終結又は異常終結かに
よってＤＭＡ装置に対して正常又は異常を示す応答信号
を返し、ＤＭＡ装置が上記１．α装置に当該主記憶装置
のデータ幅と同じか又はその整数倍のデータを転送する
時は、ＤＭＡ装置から送出されるデータをバッファに一
時保持させ、主記憶装置とのデータ転送の終結、未終結
に拘らず、前記応答制御回路はＤＭＡ装置に正常を示す
応答信号を返すように構成する。
データ処理システムに関し、 信頼性を損わずに、効率的にシステムの性能を向上させ
ることを目的とし、 データ処理装置と、複数バイトのデータ幅をもちＥＣＣ
が付加され、データ処理装置によってアクセスされる主
記憶装置と、上記１．α装置に対してＤＭＡ転送可能な
りＭＡ装置と、主記憶装置の内容をチェックするＥＣＣ
回路と、主記憶装置とＤＭＡ装置との間のデータ転送を
制御するデータ転送制御回路とからなるデータ処理シス
テムにおいて、前記データ転送制御回路内に応答制御回
路と、ＤＭＡ装置から送出されるデータを一時保持する
ためのデータバッファ七を設け、前記応答制御回路はＤ
ＭＡ装置が主記憶装置からデータを読み出すリード転送
時と、主記憶装置のデータ幅に満たないデータを書き込
むライト転送時はデータ転送制御回路と主記憶装置の間
のデータ転送が終結した後、正常終結又は異常終結かに
よってＤＭＡ装置に対して正常又は異常を示す応答信号
を返し、ＤＭＡ装置が上記１．α装置に当該主記憶装置
のデータ幅と同じか又はその整数倍のデータを転送する
時は、ＤＭＡ装置から送出されるデータをバッファに一
時保持させ、主記憶装置とのデータ転送の終結、未終結
に拘らず、前記応答制御回路はＤＭＡ装置に正常を示す
応答信号を返すように構成する。
本発明はダイレクト・メモリ・アクセス（ＤＭＡ）装置
を備えたデータ処理システムに関し、更に詳しくは、複
数バイトのデータ幅を有し、ＥＣＣ（Ｅｒｒｏｒ Ｃｏ
ｒｒｅｃｔｉｎｇ Ｃｏｄｅ）の付加された主記憶装置
と、この主記憶装置の内容をチェックするＥＣＣチェッ
ク回路と、主記憶装置に対してＤＭＡ転送可能なりＭＡ
装置と、ＤＭＡ装置、データ処理装置に設けられ主記憶
装置間のデータ転送を制御するデータ転送制御回路から
なるデータ処理システムに関する。
を備えたデータ処理システムに関し、更に詳しくは、複
数バイトのデータ幅を有し、ＥＣＣ（Ｅｒｒｏｒ Ｃｏ
ｒｒｅｃｔｉｎｇ Ｃｏｄｅ）の付加された主記憶装置
と、この主記憶装置の内容をチェックするＥＣＣチェッ
ク回路と、主記憶装置に対してＤＭＡ転送可能なりＭＡ
装置と、ＤＭＡ装置、データ処理装置に設けられ主記憶
装置間のデータ転送を制御するデータ転送制御回路から
なるデータ処理システムに関する。
第６図は従来のこの種のデータ処理システムの構成ブロ
ック図である。図において、１はデータ処理装置、２は
このデータ処理装置によってアクセスされる主記憶装置
、３はＤＭＡ転送を行うＤＭＡ装置、４は主記憶装置２
の信頼性を向上させるために設けられているＥＣＣ回路
で、エラーコード付加用のＥＣＣジェネレート回路４１
とデータチェック用のＥＣＣチェックコレクト回路４２
とからなっている。５は上記１．α装置２とＤＭＡ装置
３との間で、データ転送の制御を行うデータ転送制御回
路で、データ処理装置１内に設けられている。
ック図である。図において、１はデータ処理装置、２は
このデータ処理装置によってアクセスされる主記憶装置
、３はＤＭＡ転送を行うＤＭＡ装置、４は主記憶装置２
の信頼性を向上させるために設けられているＥＣＣ回路
で、エラーコード付加用のＥＣＣジェネレート回路４１
とデータチェック用のＥＣＣチェックコレクト回路４２
とからなっている。５は上記１．α装置２とＤＭＡ装置
３との間で、データ転送の制御を行うデータ転送制御回
路で、データ処理装置１内に設けられている。
このような従来構成において、ＤＭＡ装置３が主記憶装
置２に対してデータ転送を行う場合、データ転送制御回
路５は、ＤＭＡ装置３が主記憶装置２からデータを読み
出すリード転送時、主記憶装置のデータ幅に満たないデ
ータを書き込むライト転送時（この場合は主記憶装置２
からのデータをリードし、ＥＣＣチェックを行った後、
リードデータとライトデータを組合せて、ＥＣＣビット
と共に書込む必要がある）、上記１；α装置２にそのデ
ータ幅と同じか又はその整数倍のデータを転送する時等
、どのようなモードのデータ転送時であっても、データ
転送制御回路５と主記憶装置２との間のデータ転送の終
結を待って、ＤＭＡ装置３に対して応答を返すようにし
ている。
置２に対してデータ転送を行う場合、データ転送制御回
路５は、ＤＭＡ装置３が主記憶装置２からデータを読み
出すリード転送時、主記憶装置のデータ幅に満たないデ
ータを書き込むライト転送時（この場合は主記憶装置２
からのデータをリードし、ＥＣＣチェックを行った後、
リードデータとライトデータを組合せて、ＥＣＣビット
と共に書込む必要がある）、上記１；α装置２にそのデ
ータ幅と同じか又はその整数倍のデータを転送する時等
、どのようなモードのデータ転送時であっても、データ
転送制御回路５と主記憶装置２との間のデータ転送の終
結を待って、ＤＭＡ装置３に対して応答を返すようにし
ている。
このために、大量のデータを一時に転送するような場合
、データ転送に要する時間がかかり、システムの性能を
向上させる上で問題があった。
、データ転送に要する時間がかかり、システムの性能を
向上させる上で問題があった。
本発明はこのような点に鑑みてなされたものであって、
信頼性を損わずに、効率的にシステムの処理性能を向上
することのできるデータ処理システムを提供することを
目的としている。
信頼性を損わずに、効率的にシステムの処理性能を向上
することのできるデータ処理システムを提供することを
目的としている。
第１図は本発明の原理ブロック図である。図において、
１はデータ処理装置、２は複数ハイドのデータ幅をもち
ＦＣＣが付加され、前記データ処理装置１によってアク
セスされる主記憶装置、３は主記憶装置２に対してＤＭ
Ａ転送可能なりＭＡ装置、４は上記１．α装置２の内容
をチェックするＥＣＣ回路、５は主記憶装置２とＤＭＡ
装置３との間のデータ転送を制御するデータ転送制御回
路である。
１はデータ処理装置、２は複数ハイドのデータ幅をもち
ＦＣＣが付加され、前記データ処理装置１によってアク
セスされる主記憶装置、３は主記憶装置２に対してＤＭ
Ａ転送可能なりＭＡ装置、４は上記１．α装置２の内容
をチェックするＥＣＣ回路、５は主記憶装置２とＤＭＡ
装置３との間のデータ転送を制御するデータ転送制御回
路である。
データ転送制御回路５内において、５１は応答制御回路
、５２はデータバッファで、該データバッファ５２はＤ
ＭＡ装置３から送出されるデータを応答制御回路５１の
制御の下で一時保持するものである。
、５２はデータバッファで、該データバッファ５２はＤ
ＭＡ装置３から送出されるデータを応答制御回路５１の
制御の下で一時保持するものである。
応答制御回路５１はＤＭＡ装置３が上記１．α装置２か
らデータを読み出すリード転送時と、主記憶装置２のデ
ータ幅に満たないデータを書き込むライト転送時はデー
タ転送制御回路５と主記憶装置２の間のデータ転送が終
結した後、正常終結又は異常終結かによってＤＭＡ装置
３に対して正常又は異常を示す応答信号を返し、ＤＭＡ
装置３が上記１意装置２に主記憶装置のデータ幅と同じ
か又はその整数倍のデータを転送する時は、ＤＭＡ装置
３から送出されるデータをデータバッファ５２に一時保
持させ、主記憶装置とのデータ転送の終結。
らデータを読み出すリード転送時と、主記憶装置２のデ
ータ幅に満たないデータを書き込むライト転送時はデー
タ転送制御回路５と主記憶装置２の間のデータ転送が終
結した後、正常終結又は異常終結かによってＤＭＡ装置
３に対して正常又は異常を示す応答信号を返し、ＤＭＡ
装置３が上記１意装置２に主記憶装置のデータ幅と同じ
か又はその整数倍のデータを転送する時は、ＤＭＡ装置
３から送出されるデータをデータバッファ５２に一時保
持させ、主記憶装置とのデータ転送の終結。
未終結に拘らずＤＭＡ装置３に正常応答を返す。
これによって、システムの性能向上が可能となる。
以下、図面を用いて本発明の実施例を詳細に説明する。
第２図は本発明システムにおける一実施例の要部構成ブ
ロック図であり、第３図は応答制御回路の一例を示す構
成ブロック図であり、第４図および第５図は本発明の信
号タイムチャートである。
ロック図であり、第３図は応答制御回路の一例を示す構
成ブロック図であり、第４図および第５図は本発明の信
号タイムチャートである。
第２図において、第１図の各部分と同じものには同一符
号を付して示す。１１はデータセレクタで、データ処理
装置１内のＣＰＵ １０、主記憶装置２及びデータバッ
ファ５２に接続された各データバスＤＢの接続をデータ
転送制御回路５からの制御の下で切替える。２０は主記
憶装置２を制御するメモリ制御部で、主記憶装置２への
アクセスはこのメモリ制御部２０を介して行われる。尚
、信号ａ−ｆ及びり、ｉについては後述する。
号を付して示す。１１はデータセレクタで、データ処理
装置１内のＣＰＵ １０、主記憶装置２及びデータバッ
ファ５２に接続された各データバスＤＢの接続をデータ
転送制御回路５からの制御の下で切替える。２０は主記
憶装置２を制御するメモリ制御部で、主記憶装置２への
アクセスはこのメモリ制御部２０を介して行われる。尚
、信号ａ−ｆ及びり、ｉについては後述する。
第３図に示す応答制御回路５１において、ＤＥＣはＤＭ
Ａ装置３から出力されるアクセス情報ａをデコードする
デコーダ、０１〜Ｇ４はＡＮＤゲート、Ｇ５はＯＲゲー
トである。ＦＬＧＩはゲートＧ１から出力されるメモリ
アクセス要求信号ｅによってセラ） （Ｓ）される第
１のフラグ、ＦＬＧ２はゲー）Ｇ２の出力によってセッ
トされる第２のフラグで、何れもメモリ制御部２０から
のメモリアクセス応答信号ｆによってリセット （Ｒ）
される。
Ａ装置３から出力されるアクセス情報ａをデコードする
デコーダ、０１〜Ｇ４はＡＮＤゲート、Ｇ５はＯＲゲー
トである。ＦＬＧＩはゲートＧ１から出力されるメモリ
アクセス要求信号ｅによってセラ） （Ｓ）される第
１のフラグ、ＦＬＧ２はゲー）Ｇ２の出力によってセッ
トされる第２のフラグで、何れもメモリ制御部２０から
のメモリアクセス応答信号ｆによってリセット （Ｒ）
される。
このように構成において、装置の動外を以下に説明する
。
。
ＥＣＣ回路４は主記憶装置２の信頼性を向上させるため
に設けられており、主記憶装置２のデータ幅（例えば４
バイト）に対して同じサイズ又はその整数倍のサイズの
ライトアクセスは、ＥＣＣチェックを行う必要がないが
、主記憶装置２のデータ幅に対して小さいデータサイズ
（例えば１バイト〜３バイト）のライトアクセスは、−
度上記１、α装置２からデータをリードし、ＥＣＣのチ
ェックを行った後、リードデータとライトデータを組合
せて、ＥＣＣビットと共に書き込むようにしている。
に設けられており、主記憶装置２のデータ幅（例えば４
バイト）に対して同じサイズ又はその整数倍のサイズの
ライトアクセスは、ＥＣＣチェックを行う必要がないが
、主記憶装置２のデータ幅に対して小さいデータサイズ
（例えば１バイト〜３バイト）のライトアクセスは、−
度上記１、α装置２からデータをリードし、ＥＣＣのチ
ェックを行った後、リードデータとライトデータを組合
せて、ＥＣＣビットと共に書き込むようにしている。
データ転送制御回路５は主記憶装置２とＤ Ｍ Ａ装置
３との間のデータ転送を制御する。即ち、データ転送時
、ＤＭＡ装置３はアクセス情報ａとＤＭＡ要求信号すを
出力する。応答制御回路５１において、デコーダＤＥＣ
はこのアクセス情報ａをデコードし、そのアクセス情報
が主記憶装置のデータ幅である例えば４バイトのデータ
幅と同じか、又はその整数倍のデータのライトアクセス
を示す場合、はじめに、ＤＭＡ装置３からの４バイトの
ライトデータをデータバッファ５２に保持させると共に
、４バイトストア信号ｄをＡＮＤゲートＧｌ、Ｇ２に出
力する。これによって、ゲートＧｌ、Ｇ２が開となり、
メモリアクセス要求信号Ｃをメモリ制御部２０に出力す
る。又、このメモリアクセス要求信号ｅは、第１のフラ
グＦＬＧＩをセットする。ここで、メモリ制御部２０か
らメモリアクセス応答信号ｆがくると、ＡＮＤゲー）Ｇ
４が開となり、主記憶装置２へのデータ転送の終結。
３との間のデータ転送を制御する。即ち、データ転送時
、ＤＭＡ装置３はアクセス情報ａとＤＭＡ要求信号すを
出力する。応答制御回路５１において、デコーダＤＥＣ
はこのアクセス情報ａをデコードし、そのアクセス情報
が主記憶装置のデータ幅である例えば４バイトのデータ
幅と同じか、又はその整数倍のデータのライトアクセス
を示す場合、はじめに、ＤＭＡ装置３からの４バイトの
ライトデータをデータバッファ５２に保持させると共に
、４バイトストア信号ｄをＡＮＤゲートＧｌ、Ｇ２に出
力する。これによって、ゲートＧｌ、Ｇ２が開となり、
メモリアクセス要求信号Ｃをメモリ制御部２０に出力す
る。又、このメモリアクセス要求信号ｅは、第１のフラ
グＦＬＧＩをセットする。ここで、メモリ制御部２０か
らメモリアクセス応答信号ｆがくると、ＡＮＤゲー）Ｇ
４が開となり、主記憶装置２へのデータ転送の終結。
未終結に拘らず応答制御回路はＤＭＡ装置３にＤＭＡ正
常応答信号Ｃを返す。一方で、データ転送制御回路５は
データバッファ５２に保持しＣいたデータを主記憶装置
２に対してデータ転送する。
常応答信号Ｃを返す。一方で、データ転送制御回路５は
データバッファ５２に保持しＣいたデータを主記憶装置
２に対してデータ転送する。
これに対して、主記憶装置２のデータ幅より小さいデー
タサイズのライトアクセス或いは任意のリードアクセス
の場合、データ転送制御回路５は主記憶装置２とデータ
転送制御回路５の間のデータ転送が終結し、ＦＣＣ回路
４によるチェック結果をみて、その正常、異常に応じて
ＤＭＡ装置３に応答を返して終結する。この場合は従来
の場合と同様のデータ転送が行われる。
タサイズのライトアクセス或いは任意のリードアクセス
の場合、データ転送制御回路５は主記憶装置２とデータ
転送制御回路５の間のデータ転送が終結し、ＦＣＣ回路
４によるチェック結果をみて、その正常、異常に応じて
ＤＭＡ装置３に応答を返して終結する。この場合は従来
の場合と同様のデータ転送が行われる。
第４図は上述した動作説明を示す本発明の信号タイムチ
ャートであって、第３図の応答制御回路における信号タ
イムチャートである。
ャートであって、第３図の応答制御回路における信号タ
イムチャートである。
前述したように最初にＤＭＡ装置３は４バイトライトの
アクセス情報ａを出力すると共にＤＭＡ要求信号すを出
力する。デコード回路ＤＥＣはアクセス情報ａを受ける
と４バイトストア信号ｄをＡＮＤゲートＧｌおよびＧ２
に出力する。このとき、ビジーフラグＦＬＧＩがセット
されていなければＡＮＤゲートＧ１によってメモリアク
セス要求信号ｅがメモリ制御部２０に出力されると同時
にビジーフラグＦＬＧＩがセットされる。また、ＡＮＤ
ゲートＧ２の出力によって４バイトストアモードフラグ
ＦＬＧ２がセットされる。一方で、データ転送制御回路
５はＤＭＡ装置３から送出されたデータをデータバッフ
ァ５２に一時保持し、データ取込終了通知信号ｌをＡＮ
Ｄゲー）Ｇ３に出力し○Ｒアゲート５を経てＤＭＡ応答
信号ＣがＤＭＡ装置３に返される。従って、メモリアク
セス応答信号ｆがメモリ制御部２０から出力される以前
にＤＭＡ応答信号Ｃを返すことが可能となる。
アクセス情報ａを出力すると共にＤＭＡ要求信号すを出
力する。デコード回路ＤＥＣはアクセス情報ａを受ける
と４バイトストア信号ｄをＡＮＤゲートＧｌおよびＧ２
に出力する。このとき、ビジーフラグＦＬＧＩがセット
されていなければＡＮＤゲートＧ１によってメモリアク
セス要求信号ｅがメモリ制御部２０に出力されると同時
にビジーフラグＦＬＧＩがセットされる。また、ＡＮＤ
ゲートＧ２の出力によって４バイトストアモードフラグ
ＦＬＧ２がセットされる。一方で、データ転送制御回路
５はＤＭＡ装置３から送出されたデータをデータバッフ
ァ５２に一時保持し、データ取込終了通知信号ｌをＡＮ
Ｄゲー）Ｇ３に出力し○Ｒアゲート５を経てＤＭＡ応答
信号ＣがＤＭＡ装置３に返される。従って、メモリアク
セス応答信号ｆがメモリ制御部２０から出力される以前
にＤＭＡ応答信号Ｃを返すことが可能となる。
第５図は本発明の他の信号タイムチャートであって、デ
ータ幅より小さいデータアクセスの場合の信号タイムチ
ャートである。即ち、主記憶装置２のデータ幅より小な
るデータサイズのライトアクセス或いは任意のリードア
クセスの場合、第４図の場合と異なり、４バイトストア
信号ｄが立上がらず、従って４バイトストアモードフラ
グＦＬＧ２がセットされず、メモリアクセス応答信号ｆ
がメモリ制御部２０から出力されたときに、ＡＮＤゲー
トＧ４およびＯＲアゲ−Ｇ５を経てＤＭＡ応答信号Ｃが
ＤＭＡ装置３に返される。
ータ幅より小さいデータアクセスの場合の信号タイムチ
ャートである。即ち、主記憶装置２のデータ幅より小な
るデータサイズのライトアクセス或いは任意のリードア
クセスの場合、第４図の場合と異なり、４バイトストア
信号ｄが立上がらず、従って４バイトストアモードフラ
グＦＬＧ２がセットされず、メモリアクセス応答信号ｆ
がメモリ制御部２０から出力されたときに、ＡＮＤゲー
トＧ４およびＯＲアゲ−Ｇ５を経てＤＭＡ応答信号Ｃが
ＤＭＡ装置３に返される。
以上のような動作により、例えばファイルの制御装置の
ように多重のデータを時間的に集中して転送するような
場合は、主記憶装置２に対してライトするデータを一時
的に保持させ、同時にＤＭＡ装置に応答信号を出力する
ことで、データ転送性能の向上をさせることができる。
ように多重のデータを時間的に集中して転送するような
場合は、主記憶装置２に対してライトするデータを一時
的に保持させ、同時にＤＭＡ装置に応答信号を出力する
ことで、データ転送性能の向上をさせることができる。
又、デイスプレィ装置を制御するような場合のように、
キャラクタ単位（バイト）でデータ転送を行う場合、或
いはデータをリードする場合は従来通りＥＣＣのチェッ
クを行い、データ転送が終結した後に、正常終結又は異
常終結かの応答をＤＭＡ装置に返すことで、信頼性を維
持させることができる。
キャラクタ単位（バイト）でデータ転送を行う場合、或
いはデータをリードする場合は従来通りＥＣＣのチェッ
クを行い、データ転送が終結した後に、正常終結又は異
常終結かの応答をＤＭＡ装置に返すことで、信頼性を維
持させることができる。
尚、上記ではデータバッファ５２は４バイト幅データだ
けが一時保持される旨説明したが、データバッファの外
にアドレスバッファも設けられており、アドレス情報も
一時保持されるものとする。
けが一時保持される旨説明したが、データバッファの外
にアドレスバッファも設けられており、アドレス情報も
一時保持されるものとする。
以上詳細に説明したように、本発明はＤＭＡ転送の転送
モードの形態によって転送データをデータバッファに一
時保持させ、直ちに応答信号をＤＭＡ装置に返送するよ
うにしたもので、信頼性を損うことなく、性能を向上さ
せることのできるデータ処理システムが提供できる。
モードの形態によって転送データをデータバッファに一
時保持させ、直ちに応答信号をＤＭＡ装置に返送するよ
うにしたもので、信頼性を損うことなく、性能を向上さ
せることのできるデータ処理システムが提供できる。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の構成ブロック図、第３図は応
答制御回路の構成ブロック図、第４図は本発明の信号タ
イムチャート、第５図は本１発明の他の信号タイムチャ
ート、および 第６図は従来装置の構成ブロック図である。 第１図及び第２図において、 １はデータ処理装置、 ２は主記憶装置、 ３はＤＭＡ装置、 ４はＥＣＣ回路、 ５はデータ転送制御回路、 ５１は応答制御回路、 ５２はバッファである。
答制御回路の構成ブロック図、第４図は本発明の信号タ
イムチャート、第５図は本１発明の他の信号タイムチャ
ート、および 第６図は従来装置の構成ブロック図である。 第１図及び第２図において、 １はデータ処理装置、 ２は主記憶装置、 ３はＤＭＡ装置、 ４はＥＣＣ回路、 ５はデータ転送制御回路、 ５１は応答制御回路、 ５２はバッファである。
Claims (1)
- 【特許請求の範囲】 データ処理装置（１）と、 複数バイトのデータ幅をもちＥＣＣが付加され、データ
処理装置（１）によってアクセスされる主記憶装置（２
）と、 主記憶装置（２）に対してＤＭＡ転送可能なＤＭＡ装置
（３）と、 主記憶装置（２）の内容をチェックするＥＣＣ回路（４
）と、 主記憶装置（２）とＤＭＡ装置（３）との間のデータ転
送を制御するデータ転送制御回路（５）とからなるデー
タ処理システムにおいて、 前記データ転送制御回路（５）内に応答制御回路（５１
）と、ＤＭＡ装置（３）から送出されるデータを一時保
持するためのデータバッファ（５２）とを備え、 前記応答制御回路（５１）はＤＭＡ装置（３）が主記憶
装置（２）からデータを読み出すリード転送時と、主記
憶装置（２）のデータ幅に満たないデータを書き込むラ
イト転送時は、データ転送制御回路（５）と主記憶装置
（２）の間のデータ転送が終結した後、正常終結又は異
常終結かによってＤＭＡ装置（３）に対して正常又は異
常を示す応答信号を返し、 ＤＭＡ装置（３）が主記憶装置（２）に当該主記憶装置
（２）のデータ幅と同じか又はその整数倍のデータを転
送する時は、ＤＭＡ装置（３）から送出されるデータを
データバッファ（５２）に一時保持させ、主記憶装置（
２）とのデータ転送の終結、未終結に拘らず、前記応答
制御回路（５１）はＤＭＡ装置（３）に正常を示す応答
信号を返すことを特徴とするＤＭＡ装置を備えたデータ
処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011588A JPH01158554A (ja) | 1987-09-18 | 1988-04-25 | Ｄｍａ装置を備えたデータ処理システム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-235564 | 1987-09-18 | ||
| JP23556487 | 1987-09-18 | ||
| JP10011588A JPH01158554A (ja) | 1987-09-18 | 1988-04-25 | Ｄｍａ装置を備えたデータ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158554A true JPH01158554A (ja) | 1989-06-21 |
| JPH0514293B2 JPH0514293B2 (ja) | 1993-02-24 |
Family
ID=26441201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10011588A Granted JPH01158554A (ja) | 1987-09-18 | 1988-04-25 | Ｄｍａ装置を備えたデータ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009184269A (ja) * | 2008-02-07 | 2009-08-20 | Mitsubishi Plastics Inc | 離型フィルム |
-
1988
- 1988-04-25 JP JP10011588A patent/JPH01158554A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009184269A (ja) * | 2008-02-07 | 2009-08-20 | Mitsubishi Plastics Inc | 離型フィルム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514293B2 (ja) | 1993-02-24 |
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