JPH057900B2 - - Google Patents
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- JPH057900B2 JPH057900B2 JP57166853A JP16685382A JPH057900B2 JP H057900 B2 JPH057900 B2 JP H057900B2 JP 57166853 A JP57166853 A JP 57166853A JP 16685382 A JP16685382 A JP 16685382A JP H057900 B2 JPH057900 B2 JP H057900B2
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- JP
- Japan
- Prior art keywords
- pulse
- output
- digital data
- conversion
- pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明はデイジタル／アナログ変換方式に関す
るものである。
るものである。
＜発明の背景＞
デイジタル／アナログ変換（以下単にＤ／Ａ変
換という）に際し、デイジタル・コードを、デイ
ジタル・データに対応して一定変換周期内で所定
のパルス幅をもつようなパルス又はパルス列に変
換するものがある。
換という）に際し、デイジタル・コードを、デイ
ジタル・データに対応して一定変換周期内で所定
のパルス幅をもつようなパルス又はパルス列に変
換するものがある。
第１図において、DN〜D1は、所望デジタル回
路１で得られたＤ／Ａ変換すべきデジタル・デー
タである。また、QN〜Q1は変換に使用するタイ
ミングを作るためのバイナリー・カウンタ２の出
力で、φは、バイナリー・カウンタ２に入力され
て変換の最小単位時間を決定するクロツクであ
る。これらDN〜Q1のデータを基に、Ｄ／Ａ変換
回路３により、一定変換周期内で全体として所定
のパルス幅をもつようなパルス又はパルス列から
なる出力Vpを得る。
路１で得られたＤ／Ａ変換すべきデジタル・デー
タである。また、QN〜Q1は変換に使用するタイ
ミングを作るためのバイナリー・カウンタ２の出
力で、φは、バイナリー・カウンタ２に入力され
て変換の最小単位時間を決定するクロツクであ
る。これらDN〜Q1のデータを基に、Ｄ／Ａ変換
回路３により、一定変換周期内で全体として所定
のパルス幅をもつようなパルス又はパルス列から
なる出力Vpを得る。
このVpは通常、図示されたように、レベル変
換回路４で必要な電圧出力VLまで上げられ、積
分回路５を通してアナログ出力VAとされる。
換回路４で必要な電圧出力VLまで上げられ、積
分回路５を通してアナログ出力VAとされる。
第２図に、φとQN〜Q1の関係を示す。なお説
明上、Ｎ＝５として話を進める。この図で、ｔは
変換に使用する最小単位時間であり、この例で
は、Ｎ＝５（５ビツト）であるので変換周期Ｔは
Ｔ＝32tとなる。
明上、Ｎ＝５として話を進める。この図で、ｔは
変換に使用する最小単位時間であり、この例で
は、Ｎ＝５（５ビツト）であるので変換周期Ｔは
Ｔ＝32tとなる。
Vpの波形として、従来知られている方式は、
パルス幅変調及びパルス数変調であり、その例を
第３図に示す。パルス幅変調はつながつた一つの
パルスとして出力され、パルス数変調はパルス幅
ｔを１単位とするパルス列の組合せで出力され
る。ただし、パルス数変調において、Ｄ＝00001
〜Ｄ＝10000間はパルス数としては増加するが、
Ｄ＝10001〜Ｄ＝11111間は、Ｄ＝10000の波形に
Ｄ＝00001〜Ｄ＝01111の波形が重ね合わされ、パ
ルス数としては減少する。
パルス幅変調及びパルス数変調であり、その例を
第３図に示す。パルス幅変調はつながつた一つの
パルスとして出力され、パルス数変調はパルス幅
ｔを１単位とするパルス列の組合せで出力され
る。ただし、パルス数変調において、Ｄ＝00001
〜Ｄ＝10000間はパルス数としては増加するが、
Ｄ＝10001〜Ｄ＝11111間は、Ｄ＝10000の波形に
Ｄ＝00001〜Ｄ＝01111の波形が重ね合わされ、パ
ルス数としては減少する。
いずれの方式も、周期Ｔに対するVp波形の
“High”の期間は同一であり、第１図のアナログ
波形VAの値は同じになる。このVp＝“High”の
期間Tpは、次式で表わせる。
“High”の期間は同一であり、第１図のアナログ
波形VAの値は同じになる。このVp＝“High”の
期間Tpは、次式で表わせる。
Tp＝ｔ（24×D5＋23×D4＋22×D3
＋21×D2＋20×D1）
即ち、同じデイジタル・コードでは、両方式と
も周期Ｔ内において全体的に同等のパルス幅を持
つようなパルス又はパルス列として出力される。
も周期Ｔ内において全体的に同等のパルス幅を持
つようなパルス又はパルス列として出力される。
しかしながら、これら従来の方式には次のよう
な欠点がある。
な欠点がある。
まず、前者（パルス幅変調）は積分回路５の時
定数を大きくしないと、出力VAにリツプルが乗
る。そこで、時定数を大きくすると、今度はデジ
タル・データDN〜D1に対する応答が悪くなる。
定数を大きくしないと、出力VAにリツプルが乗
る。そこで、時定数を大きくすると、今度はデジ
タル・データDN〜D1に対する応答が悪くなる。
後者（パルス数変調）においては、デジタルデ
ータの最大、最小近傍を除けば、前者より小さい
時定数でよい。しかし、新たに、次の問題が発生
する。
ータの最大、最小近傍を除けば、前者より小さい
時定数でよい。しかし、新たに、次の問題が発生
する。
第４図に示すごとく、実際のVp波形(a)は立上
り時間（tr）、立下り時間（tf ）が存在する。こ
の波形を例えば、振幅の50％でレベル変換したと
すると、そのVL波形は同図(b)に示すごとくなる。
即ち、論理上のVLパルス幅同図(c)に対し実際は、
次式で示される誤差（Δt）が生じる。
り時間（tr）、立下り時間（tf ）が存在する。こ
の波形を例えば、振幅の50％でレベル変換したと
すると、そのVL波形は同図(b)に示すごとくなる。
即ち、論理上のVLパルス幅同図(c)に対し実際は、
次式で示される誤差（Δt）が生じる。
Δt＝tr−tf／２
このΔtは、パルス１ケ分の誤差であり、よつ
て、デジタル・データがちようと半分の時（Ｄ＝
10000）誤差は最大となる。この傾向を第５図に
示す。
て、デジタル・データがちようと半分の時（Ｄ＝
10000）誤差は最大となる。この傾向を第５図に
示す。
このように、デジタル・データ値によつて誤差
が変化するのは、大変都合が悪い。これが一定値
であれば、外部にて、その補償も可能である。一
方、前者の方式はデータ値に関係なく、一定値
Δtである。
が変化するのは、大変都合が悪い。これが一定値
であれば、外部にて、その補償も可能である。一
方、前者の方式はデータ値に関係なく、一定値
Δtである。
＜発明の目的＞
本発明は、上述のような点に鑑み、パルス数変
調とパルス幅変調を併用し、比較的小さな時定数
でよく、又、通常使用される領域では一定の誤差
となる有用なＤ／Ａ変換方式を提供するものであ
る。
調とパルス幅変調を併用し、比較的小さな時定数
でよく、又、通常使用される領域では一定の誤差
となる有用なＤ／Ａ変換方式を提供するものであ
る。
＜実施例＞
第６図にＤ／Ａ変換回路（第１図のＤ／Ａ変換
回路２に相当）の回路例、第７図にVp波形のタ
イムチヤートを示す。
回路２に相当）の回路例、第７図にVp波形のタ
イムチヤートを示す。
ここではＮ＝５として、下位２ビツトをパルス
数変調、上位３ビツトをパルス幅変調し、これら
を合成して変換している。
数変調、上位３ビツトをパルス幅変調し、これら
を合成して変換している。
第６図において、Q1〜Q5とφの波形は第２図
で示されたとおりである。アンドゲートA1，A2
は下位２ビツトのデータD1，D2によつてパルス
数変調を行なうもので、アンドゲートA1にはD1，
Q5，4，3，2，1を、アンドゲートA2には
D2，Q4，3，2，1を入力している。これら
の出力はオアゲートO1を介してVp波形として出
力される。
で示されたとおりである。アンドゲートA1，A2
は下位２ビツトのデータD1，D2によつてパルス
数変調を行なうもので、アンドゲートA1にはD1，
Q5，4，3，2，1を、アンドゲートA2には
D2，Q4，3，2，1を入力している。これら
の出力はオアゲートO1を介してVp波形として出
力される。
オアゲートO2は上位３ビツトのデータD3，D4，
D5を入力し、これらのデータのいずれかが
“High”であるとき、アンドゲートA3により3，
Ｑ2，1＝“High”を満足するタイミングで出力
を出す。そして、アンドゲートA3の出力はオア
ゲートO3を介して、φをクロツクとするＤ型フ
リツプフロツプＦ／Ｆにより１クロツク分遅延さ
れ、前記オアゲートO1を介してVp波形として出
力される。
D5を入力し、これらのデータのいずれかが
“High”であるとき、アンドゲートA3により3，
Ｑ2，1＝“High”を満足するタイミングで出力
を出す。そして、アンドゲートA3の出力はオア
ゲートO3を介して、φをクロツクとするＤ型フ
リツプフロツプＦ／Ｆにより１クロツク分遅延さ
れ、前記オアゲートO1を介してVp波形として出
力される。
この出力は上位３ビツトのパルス幅変調の基点
となるものであり、下位２ビツトのパルス数変調
により周期Ｔ内で分散されたパルス列と隣接する
ように生成される。
となるものであり、下位２ビツトのパルス数変調
により周期Ｔ内で分散されたパルス列と隣接する
ように生成される。
イクスクルーシブ・ノアゲートX1，X2，X3、
ナンドゲートNA1及びアンドゲートA4は、3，
Ｑ2，1＝“High”のタイミング（ｔの０，８，
16，24のタイミング）後のＤ型フリツプフロツプ
Ｆ／Ｆの入力を制御するものである。
ナンドゲートNA1及びアンドゲートA4は、3，
Ｑ2，1＝“High”のタイミング（ｔの０，８，
16，24のタイミング）後のＤ型フリツプフロツプ
Ｆ／Ｆの入力を制御するものである。
イクスクルーシブ・ノアゲートX1はQ1とD3、
同X2はQ2とD4、同X3はQ3とD5を入力している。
そして、これらイクスクルーシブ・ノアゲード
X1，X2，X3の出力はナンドゲートNA1に入力さ
れて、3，2，1＝“High”後からの所定タイ
ミングを検出する。タイミングはデータD3，D4，
D5の内容に応じ、D3とQ1，D4とQ2，D5とQ3の値
がすべて一致するとき、“LOW”を出力する。他
のときは、“HIGH”である。すなわち、例えば、
D5D4D3＝001であれば、ｔの１，９，17，25，
D5D4D3＝010であれば、ｔの２，10，18，26，
D5D4D3＝011であれば、ｔの３，11，19，27，…
…以下同様……，のタイミング時のみナンドゲー
トNA1の出力は“LOW”になる。この出力はＤ
型フリツプフロツプＦ／Ｆの出力とともにアンド
ゲートA4に入力され、オアゲートQ3を介してＤ
型フリツプフロツプＦ／Ｆの入力端子に加えられ
る。
同X2はQ2とD4、同X3はQ3とD5を入力している。
そして、これらイクスクルーシブ・ノアゲード
X1，X2，X3の出力はナンドゲートNA1に入力さ
れて、3，2，1＝“High”後からの所定タイ
ミングを検出する。タイミングはデータD3，D4，
D5の内容に応じ、D3とQ1，D4とQ2，D5とQ3の値
がすべて一致するとき、“LOW”を出力する。他
のときは、“HIGH”である。すなわち、例えば、
D5D4D3＝001であれば、ｔの１，９，17，25，
D5D4D3＝010であれば、ｔの２，10，18，26，
D5D4D3＝011であれば、ｔの３，11，19，27，…
…以下同様……，のタイミング時のみナンドゲー
トNA1の出力は“LOW”になる。この出力はＤ
型フリツプフロツプＦ／Ｆの出力とともにアンド
ゲートA4に入力され、オアゲートQ3を介してＤ
型フリツプフロツプＦ／Ｆの入力端子に加えられ
る。
前述したように、上位３ビツトのデータD3．
D4，D5のいずれか１つが“High”であるとき、
Ｄ型フリツプフロツプにより１クロツク分遅延し
たタイミングで“High”のVp波形を出力する
が、その後データD3，D4，D5の内容によつてＤ
型フリツプフロツプＦ／Ｆの入力端子が制御さ
れ、φのクロツクにより“LOW”を読み込むま
で“High”を持続する。
D4，D5のいずれか１つが“High”であるとき、
Ｄ型フリツプフロツプにより１クロツク分遅延し
たタイミングで“High”のVp波形を出力する
が、その後データD3，D4，D5の内容によつてＤ
型フリツプフロツプＦ／Ｆの入力端子が制御さ
れ、φのクロツクにより“LOW”を読み込むま
で“High”を持続する。
すなわち、ここでは４つに分割されてパルス幅
変調が行なわれるのであり、最初の遅延出力を基
点として、４パルスのパルス幅がデータD3，D4，
D5によつてそれぞれ増減されるのである。下位
２ビツトのパルス数変調によるパルスは、遅延す
る以前のタイミングに応じて適宜発生し、合成す
ればパルス幅変調した４つのパルスのいずれかと
連結合成された形となる。連結されたパルスのパ
ルス幅（下位ビツトに相当）はもちろんその分増
加する。
変調が行なわれるのであり、最初の遅延出力を基
点として、４パルスのパルス幅がデータD3，D4，
D5によつてそれぞれ増減されるのである。下位
２ビツトのパルス数変調によるパルスは、遅延す
る以前のタイミングに応じて適宜発生し、合成す
ればパルス幅変調した４つのパルスのいずれかと
連結合成された形となる。連結されたパルスのパ
ルス幅（下位ビツトに相当）はもちろんその分増
加する。
第８図にＮ＝５におけるパルス数と誤差の関係
を示す。
を示す。
このように、パルスの数は、デイジタル・デー
タの最大、最小近傍を除いて一定値（Ｎ＝５の場
合は４つ）となり、前述の通常精度を必要とする
領域の誤差も４×Δtと、一定になる。又、周期
Ｔの中で、４つの分散パルスが有り、時定数も小
さくてよい。
タの最大、最小近傍を除いて一定値（Ｎ＝５の場
合は４つ）となり、前述の通常精度を必要とする
領域の誤差も４×Δtと、一定になる。又、周期
Ｔの中で、４つの分散パルスが有り、時定数も小
さくてよい。
テレビジヨン受像機のチユーナに印加する同調
用の電圧は13ビツト程度の高精度の電圧が必要で
ある。本方式によれば、今後増加すると見られる
電子チユーニング方式に有効な手段となる。な
お、デイジタル・データのＮビツトは、必ずしも
すべてを上位ｍビツト、下位ｎビツト（Ｎ＝ｍ＋
ｎ）というように分ける必要はない。用途によつ
ては任意のビツトを固定データとして取扱える場
合があり、本発明の趣旨の範囲内で種々の変形が
可能である。
用の電圧は13ビツト程度の高精度の電圧が必要で
ある。本方式によれば、今後増加すると見られる
電子チユーニング方式に有効な手段となる。な
お、デイジタル・データのＮビツトは、必ずしも
すべてを上位ｍビツト、下位ｎビツト（Ｎ＝ｍ＋
ｎ）というように分ける必要はない。用途によつ
ては任意のビツトを固定データとして取扱える場
合があり、本発明の趣旨の範囲内で種々の変形が
可能である。
＜発明の効果＞
以上のように、本発明はパルス数変調とパルス
幅変調を併用して、通常精度を必要とする領域に
おいて一定のしかも少誤差量となり、その補償も
可能なＤ／Ａ変換方式で提供できる。
幅変調を併用して、通常精度を必要とする領域に
おいて一定のしかも少誤差量となり、その補償も
可能なＤ／Ａ変換方式で提供できる。
第１図は基本システム例を示すブロツク図、第
２図は第１図のφ及びQN〜Q1の波形例を示すタ
イムチヤート、第３図は従来方式によるVp波形
例を示すタイムチヤート、第４図は従来方式によ
る欠点を説明するためのタイムチヤート、第５図
は同特性図、第６図は本発明の一実施例における
回路図、第７図は同実施例におけるVp波形例を
示すタイムチヤート、第８図は同特性図である。 １……デイジタル回路、２……Ｎビツトバイナ
リーカウンタ、３……Ｄ／Ａ変換回路。
２図は第１図のφ及びQN〜Q1の波形例を示すタ
イムチヤート、第３図は従来方式によるVp波形
例を示すタイムチヤート、第４図は従来方式によ
る欠点を説明するためのタイムチヤート、第５図
は同特性図、第６図は本発明の一実施例における
回路図、第７図は同実施例におけるVp波形例を
示すタイムチヤート、第８図は同特性図である。 １……デイジタル回路、２……Ｎビツトバイナ
リーカウンタ、３……Ｄ／Ａ変換回路。
Claims (1)
- 【特許請求の範囲】 １ デイジタル・データを所定変換周期内で対応
するパルス列に変換し、該パルス列に基づきアナ
ログ出力を得るようにしたデイジタル／アナログ
変換方式に於いて、 入力デイジタル・データに基づき、予め定めら
れた所定値までは一定振幅、一定幅のパルスの個
数制御により、上記所定値を超えると上記所定値
のときのパルス列のパルスに対してパルス幅制御
することにより、各パルスのパルス幅の合計が上
記入力デイジタル・データに対応している上記一
定振幅のパルス列を出力する変換回路を設け、該
変換回路の出力パルス列に基づいて、上記入力デ
イジタル・データに対応したレベルのアナログ出
力を得る構成としたことを特徴とするデイジタ
ル／アナログ変換方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166853A JPS5955623A (ja) | 1982-09-24 | 1982-09-24 | デイジタル／アナログ変換方式 |
| US06/535,310 US4567468A (en) | 1982-09-24 | 1983-09-23 | Modulation circuit of a digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166853A JPS5955623A (ja) | 1982-09-24 | 1982-09-24 | デイジタル／アナログ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955623A JPS5955623A (ja) | 1984-03-30 |
| JPH057900B2 true JPH057900B2 (ja) | 1993-01-29 |
Family
ID=15838857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166853A Granted JPS5955623A (ja) | 1982-09-24 | 1982-09-24 | デイジタル／アナログ変換方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4567468A (ja) |
| JP (1) | JPS5955623A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1289666C (en) * | 1983-10-25 | 1991-09-24 | Masashi Takeda | Digital-to-analog converting system |
| KR930003255B1 (ko) * | 1989-08-31 | 1993-04-24 | 금성일렉트론 주식회사 | 프로그래머블 서브프레임 방식의 pwm 회로 |
| US6191722B1 (en) | 1999-01-14 | 2001-02-20 | Setra Systems, Inc. | Pulse width modulation digital to analog converter |
| DE602005015125D1 (de) † | 2004-09-27 | 2009-08-06 | Unitron | Elektronische filtereinrichtung zum empfang von tv-signalen |
| JP5230528B2 (ja) * | 2009-05-27 | 2013-07-10 | 三菱電機株式会社 | Ｄａ変換回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3707713A (en) * | 1970-10-13 | 1972-12-26 | Westinghouse Electric Corp | High resolution pulse rate modulated digital-to-analog converter system |
| US3823396A (en) * | 1972-04-17 | 1974-07-09 | Electronics Processors Inc | Digital to analog converter incorporating multiple time division switching circuits |
| US4096475A (en) * | 1975-04-08 | 1978-06-20 | U.S. Philips Corporation | Circuit for the conversion of a digital signal to an analog signal |
| JPS52157746U (ja) * | 1976-05-25 | 1977-11-30 | ||
| US4095218A (en) * | 1976-08-30 | 1978-06-13 | International Business Machines Corporation | Hybrid pulse width-pulse rate digital-to-analog converter method and apparatus |
| JPS6013583B2 (ja) * | 1977-09-29 | 1985-04-08 | 松下電器産業株式会社 | Ｄ−ａ変換装置 |
| JPS55138839U (ja) * | 1979-03-21 | 1980-10-03 | ||
| DE3043727A1 (de) * | 1980-11-20 | 1982-06-24 | BBC Aktiengesellschaft Brown, Boveri & Cie., 5401 Baden, Aargau | Verfahren zum periodischen wandeln eines digitalwertes in einen analogwert |
| JPS57157630A (en) * | 1981-03-25 | 1982-09-29 | Nakamichi Corp | Signal converting circuit |
-
1982
- 1982-09-24 JP JP57166853A patent/JPS5955623A/ja active Granted
-
1983
- 1983-09-23 US US06/535,310 patent/US4567468A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5955623A (ja) | 1984-03-30 |
| US4567468A (en) | 1986-01-28 |
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