JPS59228697A - イメ−ジメモリのアクセス回路 - Google Patents
イメ−ジメモリのアクセス回路Info
- Publication number
- JPS59228697A JPS59228697A JP58104393A JP10439383A JPS59228697A JP S59228697 A JPS59228697 A JP S59228697A JP 58104393 A JP58104393 A JP 58104393A JP 10439383 A JP10439383 A JP 10439383A JP S59228697 A JPS59228697 A JP S59228697A
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- JP
- Japan
- Prior art keywords
- address
- image memory
- crt
- refresh
- rask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、横文字数が任意の数に構成されたイメージ
メモリのアドレス割付をリニアに設定できるようにした
イメージメモリのアクセス回路に関するものである。
メモリのアドレス割付をリニアに設定できるようにした
イメージメモリのアクセス回路に関するものである。
従来この種の装置として第２図に示すものがあった。図
において、１はＣＲＴ表示表示用タスクアドレスびキャ
ラクタボックス毎に割付けられたリフレッシュメモリア
ドレスを出力すると共に、ＣＲＴをコントロールするＣ
ＲＴコントローラ、２は表示用データをそのイメージメ
モリアドレスに格納するイメージメモリ、３は表示用の
ＣＲＴである。
において、１はＣＲＴ表示表示用タスクアドレスびキャ
ラクタボックス毎に割付けられたリフレッシュメモリア
ドレスを出力すると共に、ＣＲＴをコントロールするＣ
ＲＴコントローラ、２は表示用データをそのイメージメ
モリアドレスに格納するイメージメモリ、３は表示用の
ＣＲＴである。
次に動作について説明する。ＣＲＴコントローラ１から
は、ＭＡ９〜ＭＡＯ線にて指定されるリフレッシュメモ
リアドレス（０〜７９９） 、 ＲＡ ２〜ＲＡＯ線
にて指定されるラスクアドレス（０〜７）等が出力され
、これらのアドレス値は第１図に示すようなものである
。即ち、リフレッシュメモリアドレス０〜７９９は、キ
ャラクタボックス毎のアドレスを指定し、ラスタアドレ
ス０〜７は、キャラクタボックス内のラインアドレスを
指定する。なお、この第１図の構成は、１行のラス少数
−８，横文字数＝３２２行数＝２５２合計表示文字数＝
８００の場合である。
は、ＭＡ９〜ＭＡＯ線にて指定されるリフレッシュメモ
リアドレス（０〜７９９） 、 ＲＡ ２〜ＲＡＯ線
にて指定されるラスクアドレス（０〜７）等が出力され
、これらのアドレス値は第１図に示すようなものである
。即ち、リフレッシュメモリアドレス０〜７９９は、キ
ャラクタボックス毎のアドレスを指定し、ラスタアドレ
ス０〜７は、キャラクタボックス内のラインアドレスを
指定する。なお、この第１図の構成は、１行のラス少数
−８，横文字数＝３２２行数＝２５２合計表示文字数＝
８００の場合である。
上記リフレッシュメモリアドレス及びラスタアドレスを
用いてイメージメモリに第３図に示す様なリニアアドレ
スを割付ける、即ちキャラクタボックスをラスク毎に分
割した状態でリニアにアドレスを割付けるには、第２図
に示すように、ラスタアドレス（ＲＡ２〜ＲＡＯ）をイ
メージメモリＡ＆を各々イメージメモリ２のアドレス入
力Ａ１２〜Ａ８．Ａ４〜ＡＯに入力すればよい。即ちリ
フレッシュメモリアドレスＭＡ４〜ＭＡＯにより、横方
向３２列のいずれかを指定し、またＭＡ９〜ＭＡ５によ
り縦方向の２５行のいずれかを指定し、さらにラスタア
ドレスがリフレッシュメモリアドレスＭＡ４〜ＭＡＯの
桁上げとなるようにする。
用いてイメージメモリに第３図に示す様なリニアアドレ
スを割付ける、即ちキャラクタボックスをラスク毎に分
割した状態でリニアにアドレスを割付けるには、第２図
に示すように、ラスタアドレス（ＲＡ２〜ＲＡＯ）をイ
メージメモリＡ＆を各々イメージメモリ２のアドレス入
力Ａ１２〜Ａ８．Ａ４〜ＡＯに入力すればよい。即ちリ
フレッシュメモリアドレスＭＡ４〜ＭＡＯにより、横方
向３２列のいずれかを指定し、またＭＡ９〜ＭＡ５によ
り縦方向の２５行のいずれかを指定し、さらにラスタア
ドレスがリフレッシュメモリアドレスＭＡ４〜ＭＡＯの
桁上げとなるようにする。
従来のイメージメモリのアクセス回路は以上のように構
成されているので、横の列数は２のべき乗でなければな
らず、任意の列数にするとリニアアドレスにならないな
どの欠点があった。
成されているので、横の列数は２のべき乗でなければな
らず、任意の列数にするとリニアアドレスにならないな
どの欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、ラスク毎にオフセットアドレス
を発生し、これとりフレッシュメモリアドレスとを加算
することにより、常にリニアアドレスを発生でき、横の
列数に無関係にリニアアドレス割付を行なうことができ
るイメージメモリのアクセス回路を提供することを目的
としている。
ためになされたもので、ラスク毎にオフセットアドレス
を発生し、これとりフレッシュメモリアドレスとを加算
することにより、常にリニアアドレスを発生でき、横の
列数に無関係にリニアアドレス割付を行なうことができ
るイメージメモリのアクセス回路を提供することを目的
としている。
以下、この発明の一実施例を図について説明する。
第５図は本発明の一実施例を示し、図において、１はＣ
ＲＴ表示表示用タスクアドレスリフレッシュメモリアド
レスを出力すると共に、Ｃ，ＲＴをコントロールするＣ
ＲＴコントローラ、２は表示用データが格納されたイメ
ージメモリ、３は表示用のＣＲＴ、４はラスタ数をカウ
ントするラスタカウンタ、５はラスク毎に対応するオフ
セントアドレスを出力するオフセントアドレス発生器、
６はリフレッシュメモリアドレスとオフセットアドレス
とを加算してイメージメモリアドレスを作成する加算器
である。
ＲＴ表示表示用タスクアドレスリフレッシュメモリアド
レスを出力すると共に、Ｃ，ＲＴをコントロールするＣ
ＲＴコントローラ、２は表示用データが格納されたイメ
ージメモリ、３は表示用のＣＲＴ、４はラスタ数をカウ
ントするラスタカウンタ、５はラスク毎に対応するオフ
セントアドレスを出力するオフセントアドレス発生器、
６はリフレッシュメモリアドレスとオフセットアドレス
とを加算してイメージメモリアドレスを作成する加算器
である。
次に動作について第４〜第６図を用いて説明する。
従来と同様にＣＲＴコントローラ１からリフレッシュメ
モリアドレス、ラスタアドレスが発生される。この時横
列数が２のべき乗の値をとらない場合、例えば第４図に
示すような値がＣＲＴコントローラ１から発生される場
合を考える。この第４図の構成は、１行のラス少数−８
，横文字数＝３４、行数＝２５１合計表示文字数＝８５
０の場合であり、ラスタアドレスＯ〜７はＲＡ２〜ＲＡ
Ｏ線により指定され、リフレッシュメモリアドレスＯ〜
８４９はＭＡ９〜ＭＡＯ線により指定されるものである
。
モリアドレス、ラスタアドレスが発生される。この時横
列数が２のべき乗の値をとらない場合、例えば第４図に
示すような値がＣＲＴコントローラ１から発生される場
合を考える。この第４図の構成は、１行のラス少数−８
，横文字数＝３４、行数＝２５１合計表示文字数＝８５
０の場合であり、ラスタアドレスＯ〜７はＲＡ２〜ＲＡ
Ｏ線により指定され、リフレッシュメモリアドレスＯ〜
８４９はＭＡ９〜ＭＡＯ線により指定されるものである
。
このような場合にも本実施例装置ではリフレッシュメモ
リアドレス及びオフセットアドレスにより第６図に示す
ようなリニアアドレスの割付が実現できる。例として、
最終ラスタの左端、即ちうスタカウント値＝ １９９．
リニアアドレス＝６７６’ｊの場合を考える。この
場合のリフレッシュメモリアドレスは第４図から明らか
なように８１６であり、ラスタカウンタ４の出力は１９
９である。この時のオフセットアドレスは、リニアアド
レスからリフレッシュメモリアドレスをマイナスした値
、即ちオフセットアドレス＝６７６’！−８１６＝５９
５０である。そしてこの時のイメージメモリアドレスは
加算器６によりリフレッシュメモリアドレスにオフセン
トアドレスを加算したものであり、それ故に該イメージ
メモリアドレスはリニアアドレスとなる。さらにその隣
の列の場合は、オフセントアドレスは同じでリフレッシ
ュメモリアドレスのみがプラス１される故、イメージメ
モリアドレスの値は前のアドレスに対してプラス１され
、このようにしてリニアアドレス割付を実現できる。
リアドレス及びオフセットアドレスにより第６図に示す
ようなリニアアドレスの割付が実現できる。例として、
最終ラスタの左端、即ちうスタカウント値＝ １９９．
リニアアドレス＝６７６’ｊの場合を考える。この
場合のリフレッシュメモリアドレスは第４図から明らか
なように８１６であり、ラスタカウンタ４の出力は１９
９である。この時のオフセットアドレスは、リニアアド
レスからリフレッシュメモリアドレスをマイナスした値
、即ちオフセットアドレス＝６７６’！−８１６＝５９
５０である。そしてこの時のイメージメモリアドレスは
加算器６によりリフレッシュメモリアドレスにオフセン
トアドレスを加算したものであり、それ故に該イメージ
メモリアドレスはリニアアドレスとなる。さらにその隣
の列の場合は、オフセントアドレスは同じでリフレッシ
ュメモリアドレスのみがプラス１される故、イメージメ
モリアドレスの値は前のアドレスに対してプラス１され
、このようにしてリニアアドレス割付を実現できる。
以上のように、この発明によればりフレッシュメモリア
ドレスとオフセントアドレスとを加算して常にリニアア
ドレスを発生できるようにしたので、横文字列数に無関
係にイメージメモリを構成できる効果がある。
ドレスとオフセントアドレスとを加算して常にリニアア
ドレスを発生できるようにしたので、横文字列数に無関
係にイメージメモリを構成できる効果がある。
第１図は従来のイメージメモリのアクセス回路のＣＲＴ
コントローラの出力であるラスクアドレス及びリフレッ
シュメモリアドレス示す図、第２図は該アクセス回路の
構成図、ヶ第３図はそのイメージメモリアドレス割付図
、第４図はこの発明の一実施例によるイメージメモリの
アクセス回路のＣＲＴコントローラの出力であるラスク
アドレス及びリフレッシュメモリアドレスを示す図、第
５図は該アクセス回路の構成図、第６図はそのイメージ
メモリアドレス割付図である。 １・・・ＣＲＴコントローラ、２・・・イメージメモリ
、３・・・ＣＲＴ、４・・・ラスクカウンタ、５・・・
オフセットアドレス発生器、６・・・加算器。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 −６３： 第３図 、？≧ 第４図
コントローラの出力であるラスクアドレス及びリフレッ
シュメモリアドレス示す図、第２図は該アクセス回路の
構成図、ヶ第３図はそのイメージメモリアドレス割付図
、第４図はこの発明の一実施例によるイメージメモリの
アクセス回路のＣＲＴコントローラの出力であるラスク
アドレス及びリフレッシュメモリアドレスを示す図、第
５図は該アクセス回路の構成図、第６図はそのイメージ
メモリアドレス割付図である。 １・・・ＣＲＴコントローラ、２・・・イメージメモリ
、３・・・ＣＲＴ、４・・・ラスクカウンタ、５・・・
オフセットアドレス発生器、６・・・加算器。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 −６３： 第３図 、？≧ 第４図
Claims (1)
- （１１ＣＲＴに文字を表示するための表示用データを記
憶しているイメージメモリをアクセスするための回路で
あって、上記イメージメモリに対しキャラクタボックス
毎に割付けられるリフレッシュメモリアドレスを出力す
ると共にＣＲＴの文字表示をコントロールするＣＲＴコ
ントローラと、１フイールド内のラスタ数をカウントす
るラスクカウンタと、該ラスクヵウンタのラスフカラン
ト値に応じて上記イメージメモリをリニアアドレス割付
したリニアアドレスと上記リフレッシュメモリアドレス
との・差であるオフセントアドレスを出力するオフセッ
トアドレス発生器と、ＣＲＴコントローラからのリフレ
ッシュメモリアドレスと上記オフセントアドレスとを加
算しその出方を上記イメージメモリに対しアドレス久方
する加算器とを備え、横文字数が任意の数であるイメー
ジメモリに対してそのアドレス割付をリニアに設定でき
るようにしたことを特徴とするイメージメモリのアクセ
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104393A JPS59228697A (ja) | 1983-06-10 | 1983-06-10 | イメ−ジメモリのアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104393A JPS59228697A (ja) | 1983-06-10 | 1983-06-10 | イメ−ジメモリのアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59228697A true JPS59228697A (ja) | 1984-12-22 |
Family
ID=14379491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104393A Pending JPS59228697A (ja) | 1983-06-10 | 1983-06-10 | イメ−ジメモリのアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228697A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533023A (en) * | 1976-06-29 | 1978-01-12 | Toyo Communication Equip | Display unit |
| JPS5392629A (en) * | 1977-01-25 | 1978-08-14 | Mitsubishi Electric Corp | Display unit |
| JPS54154230A (en) * | 1978-05-26 | 1979-12-05 | Fujitsu Ltd | Memory unit |
-
1983
- 1983-06-10 JP JP58104393A patent/JPS59228697A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533023A (en) * | 1976-06-29 | 1978-01-12 | Toyo Communication Equip | Display unit |
| JPS5392629A (en) * | 1977-01-25 | 1978-08-14 | Mitsubishi Electric Corp | Display unit |
| JPS54154230A (en) * | 1978-05-26 | 1979-12-05 | Fujitsu Ltd | Memory unit |
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