JPH03294896A - 文字パターン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、プリンタやワードプロセッサ等において表示
すべき文字パターンを発生する文字パターン発生装置に
関する。

（従来の技術） 一般に文字パターン発生装置は、必要なあらゆる文字パ
ターンを記憶した文字パターンメモリを有し、この中か
ら表示すべき文字パターンを選んで読出す。ところで、
文字パターンを表示する場合、その表示形式に応じて同
じ文字でも異なるパターンを必要とする。従来の文字パ
ターン発生装置では、この表示形式に応じた複数のパタ
ーンはそれぞれ完全に別個のパターンとしてパターンメ
モリの異なるロケーションに記憶されている。その−例
を第４図に示す。例えば、ひらがなの「っ」については
、標準サイズのパターンと小サイズのパターンがあり、
さらに小サイズのパターンには縦書き用と横書き用の２
パターンが用意されている。これら「つ」についての３
つの異なるパターンはそれぞれ全（独立の別パターンと
して、メモリの異なるロケーションに格納されている。

（発明が解決しようとする課題） この従来技術によれば、文字パターンメモリとして大容
量のメモリが必要である。

従って、本発明の目的は、記憶された一つの文字パター
ンで複数の表示形式を実現できるようにし、それにより
小容量のメモリで文字パターンメモリを構成できるよう
にすることにある。

〔発明の構成〕

（課題を解決するための手段） 本発明は、複数の文字種についての文字パターンの群が
格納され、この文字パターン群は複数の表示形式に対応
した同一文字種についての複数の文字パターンを含み、
これら同一文字種についての複数の文字パターンは互い
に共有する領域を有しているパターンメモリと、表示形
式と文字種を示すべき文字パターンを示すデータを受け
、このデータに基づいて表示すべき文字パターンが格納
されたパターンメモリのアドレスを発生させるアドレス
発生手段と、このアドレス発生手段により発生されたア
ドレスをパターンメモリに与えて、表示すべき文字パタ
ーンを読み出す読出し制御手段とを有する文字パターン
発生装置を提供する。

（作　用） 本発明によれば、同一文字についての表示形式の相違に
よる複数の文字パターンは、互いに共有する領域を有し
ている。つまり、これら表示形式の相違による文字パタ
ーンは、メモリの全く異なるロケーションに完全な別パ
ターンとして格納されているのではなく、部分的に同じ
ロケーションを共有している。従って、この共有する領
域の分だけメモリ容量が削減できる。

（実施例） 第１図は、本発明に係る文字パターン発生装置の一実施
例のシステム構成を示す。

同図において、プロセッサ１はプログラムメモリ３内の
プログラムに従って、キーボード５からのキー情報に応
じた文字パターンの構成データをパターンメモリ７から
読出して表示制御回路９に送るという動作を行う。表示
制御回路９は、プロセッサ１から送られて来る文字パタ
ーンのデータを、ＣＲＴ１３の表示画面に１対１に対応
する記憶エリアを持つ表示メモリ１１の特定のアドレス
に書き込むという動作と、その表示メモリ１１からラス
タ方式でデータを読出してビデオ信号に変換してＣＲＴ
１３に送る動作とを行う。それによ・す、ＣＲＴ１３に
は読出された文字パターンの配列よりなる文書が表示さ
れる。

第２図はパターンメモリ７内のデータ構成例を示す。

同図において、例えばひらがな「つ」に着目すると、実
線で囲まれた領域Ａには標準サイズのパターンが格納さ
れている。また、左下がりのハツチングを施した領域Ｂ
には、−「つ」の小サイズの横書き用のパターンが格納
されている。換言すれば、領域Ｂを一点鎖線で示すよう
に４つの小領域ｇ、ｂ、ｃ、ｄに分割した場合、図中左
下に位置する小領域Ｃに小サイズの「つ」のデータが格
納されている。

右下がりのハツチングを施した領域Ｃには、「つ」の小
サイズの縦書き用のパターンが格納されている。この領
域Ｃは「つ」のデータが書かれた小領域Ｃを領域Ｂと共
用している。また、梨地で示した領域りには「い」の小
サイズの縦書き用パターンが格納されているが、この領
域りは領域Ｂとブランクの小領域ｄを共用している。こ
のようにして、小サイズの仮名を示す文字パターンは相
互間で重複する領域を有することにより、必要なメモリ
容量を削減している。

パターンメモリ７のアドレスはｍ＋ｎビットで構成され
、アドレスの下位ｍビット（Ｘアドレス）は第２図の横
方向の座標に対応し、上位ｎビット（Ｙアドレス）は縦
方向の座標に対応する。従って、Ａ、　　Ｂ、　Ｃ，Ｄ
等のいずれの領域（以下、パターン領域という）につい
ても、各パターン領域の図中左上端の座標を始点として
、この始点のアドレスからアドレスを単純に増加させて
行きつつパターンメモリ７にアドレス指定を行うことで
、パターンの読み出しが可能である。

第３図は、プロセッサ１の機能構成を示すブロック線図
である。

プロセッサ１は、パターン読出制御ユニット２１とアド
レス生成ユニット２３を有する。パターン読出制御ユニ
ット２１の主たる機能は、キーボード５からのキー情報
に従って、パターンメモリ７からパターンを読出すのた
めコントロールデータをコントロールバス１７を通じて
パターンメモリ７に与えること、パターンメモリ７から
データバス１５に読出された文字パターンのデータを表
示制御回路９に入力させるためのコントロールデータを
コントロールバス１７を通じて表示制御回路９に与える
こと、及びパターン読出しの開始タイミングを示すスタ
ート信号５ＴＡＲＴ及びパターンを構成する各データの
読み出しタイミングを規定する同期信号５ＹＮＣをアド
レス生成ユニット２３に与えることである。このパター
ン読出制御ユニット２１には従来のそれと同じもの採用
出来るので詳細な説明は省略する。

アドレス生成ユニット２３は、キーボード５からの入力
情報に従って、データを読出すべきパターンメモリ７の
アドレスをアドレスバス２３を通じてパターンメモリ７
に指定するものである。このアドレス生成ユニット２３
は横・縦デコーダ２５を有する。この横・縦デコーダ２
５は、キーボード５からの横書きモードか縦書きモード
かを指定するモード情報をデコードして、横・縦フラグ
２７のセット及びリセットを行う。この実施例では、横
・縦フラグ２７は横書きモードでリセット、縦書きのモ
ードでセットされ、セットされると「１」の論理信号を
出力する。この論理信号はアンドゲート２９に加えられ
る。

このアドレス生成ユニット２３は、また、文字デコーダ
３１を有する。この文字デコーダ３１は、キーボード５
からの文字情報をデコードして、文字の種類（例えば、
「あ」　「い」　「う」等）を示す文字種データＴＹＰ
Ｅと、文字のサイズ（標準サイズか小サイズか）を示す
サイズ信号５ＩＺＥとを出力する。これら文字種データ
ＴＹＰＥとサイズ信号５ＩＺＥは始点アドレスメモリ３
２にそのアドレスデータとして加えられる。

始点アドレスメモリ３３は、パターンメモリ７内の各パ
ターン領域の始点のアドレスを記憶したメモリである。

例えば、第２図を参照して、パターン領域Ａについては
その始点ＳＡのアドレスが、またパターン領域Ｂについ
てはその始点ＳＢのアドレスがそれぞれ始点アドレスメ
モリ３３に格納されている。但し、パターン領域Ｃ，Ｄ
のように小サイズの縦書き用パターンを格納した領域に
ついては、それらの始点アドレスはこのメモリ３３に格
納されていない。つまり、標準サイズのパターンと小サ
イズの横書き用パターンの始点アドレスだけが、始点ア
ドレスメモリ３３に格納されている。この始点アドレス
メモリ３３は、文字デコーダ３１から文字種データＴＹ
ＰＥとサイズ信号５ＩＺＥよりなるアドレスデータを受
けると、このアドレスデータに対応する特定のパターン
領域の始点アドレスを読出して加算器３５に送る。

加算器３５は、始点アドレスメモリ３３から与えられる
小サイズの横書き用パターンの始点アドレスを縦書き用
パターンの始点アドレスに変換する機能を持つ。この加
算器３５は、アンドゲート２９から与えられる論理信号
が「１」の時のみ上記変換を行い、「０」の時は始点ア
ドレスメモリ３３からの始点アドレスをそのまま通過さ
せる。

アンドゲート２９の一方の入力端子には、既に述べたよ
うに、横・縦フラグ２７から縦書きモードのときのみ「
１」となる論理信号が加えられる。

また他方の入力端子には文字デコーダ３１からのサイズ
信号５ＩＺＥが加えられ、このサイズ信号５ＩＺＥは小
サイズパターンの時のみ「１ｊとなる。従って、縦書き
モードで小サイズのパターンを表示する時にのみ、アン
ドゲート２９がら「１」の論理信号が８カされて、加算
器３５は上記横書き用パターンから縦書き用パターンへ
の始点アドレスの変換を行なう。

第２図のパターン領域Ｂ、Ｃの始点アドレスＳＢ、ＳＣ
＋、［目すると分かるように、横書き用パターンの始点
アドレスのうちＸアドレスには−Ｍを、且つＸアドレス
には十Ｎを加えることにより、縦書き用パターンの始点
アドレスが求まる。

加算器３５は小サイズパターン縦書きモードで表示する
場合にこの演算を行う。

加算器３５から出力された始点アドレスは、始点設定器
３７に入力される。始点設定器３７は、その始点アドレ
スをアドレスカウンタ３９に初期値として設定する。ア
ドレスカウンタ３９は、パターン読出しの開始タイミン
グを与えるスタート信号５ＴＡＲ’ｒをパターン読出し
制御ユニット２１から受けた時にカウント動作を開始す
る。カウント動作を開始すると、このアドレスカウンタ
３つはパターンの各構成データの読出しタイミングを規
定する同期信号５ＹＮＣに同期してカウント値を増加さ
せて行く。このアドレスカウンタ３９のカウント値は、
パターンメモリ７のアドレスデータとしてアドレスバス
１９を通じてパターンメモリ７に与えられる。

アドレスカウンタ３９０力ウント動作に同期して、増加
量カウンタ４１もカウント動作を行う。

この増加量カウンタ４１のカウント値は、アドレスカウ
ンタ３９のカウント値が始点アドレスがらどれだけ増加
したかを示すものである。増加量カウンタ４１のカウン
ト値はコンパレータ４３に入力され、ここでアドレス数
レジスタ４５に格納されているパターン領域内のアドレ
スの個数と比較される。この比較結果が一致すると、コ
ンパレータ４３はリセット信号ＲＥＳＥＴをアドレスカ
ウンタ３９及び増加量カウンタ４１に与えて、これらカ
ウンタのカウント動作を停止させ、且つそれらのカウン
ト値を例えば“０°に戻す。これにより、パターン領域
からのデータ読み出しがそのパターン領域の終点アドレ
スに達した時点で、読出し動作が終了する。

以上のようにして、縦書き・横書きのモード別並びに表
示すべき文字の種別及びサイズの大小に応じて、対応す
る文字パターンが自動的に読出される。

〔発明の効果〕

以上説明したように、本発明によれば、表示形式の相違
による複数の文字パターンが相互間で共有する領域を有
するようにパターンメモリに格納されているため、パタ
ーンメモリのメモリ容量を削減することができる。

ダ、３３・・・始点アドレスメモリ、３５・・・加算器
、３７・・・始点設定器、３９．４３・・・コンパレー
タ、４１・・・増加量カウンタ、４５・・・アドレス数
レジスタ。

【図面の簡単な説明】

第１図は本発明に係る文字パターン発生装置の一実施例
の構成を示すブロック線図、第２図は第１図の実施例の
パターンメモリに格納されたデータの構成図、第３図は
第１図の実施例のプロセッサの機能ブロック図、第４図
は従来のパターンメモリのデータ構成図である。

Claims (1)

1. 【特許請求の範囲】 複数の文字種についての文字パターンの群が格納され、
   この文字パターン群は複数の表示形式に対応した同一文
   字種についての複数の文字パターンを含み、これら同一
   文字種についての複数の文字パターンは互いに共有する
   領域を有しているパターンメモリと、 表示形式及び文字種を示すデータを受け、このデータに
   基づき表示すべき文字パターンが格納されたパターンメ
   モリのアドレスを発生させるアドレス発生手段と、 前記アドレス発生手段により発生されたアドレスを前記
   パターンメモリに与えて、前記表示すべき文字パターン
   を前記パターンメモリから読み出す読出し制御手段とを
   有する文字パターン発生装置。