JPS5923558A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5923558A JPS5923558A JP57131951A JP13195182A JPS5923558A JP S5923558 A JPS5923558 A JP S5923558A JP 57131951 A JP57131951 A JP 57131951A JP 13195182 A JP13195182 A JP 13195182A JP S5923558 A JPS5923558 A JP S5923558A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power
- power supply
- block
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路に関し、特に集積回路内の
ロジック部等の電源変動によって他の回路が影響を受け
ないようにしたものである。
ロジック部等の電源変動によって他の回路が影響を受け
ないようにしたものである。
従来、時計用のＩＣなどの半導体集積回路においては、
第１図（Ａ）に示すように、電源パッド１に接続された
共通の電源２インＬから１発振回路２ａやロジック部２
ｂあるいはＡ／Ｄ変換回路のようなアナログ回路２ｃ等
の複数個の回路ブロックに対して電源電圧が供給される
ようにされたシ、第１図（Ｂ）のごとく、一旦ロシック
部２ｂに入り、ここから出た電源ラインＬ′に他の回路
ブロックが接続されるなど、電源が一本のラインから供
給されるようにされていた。
第１図（Ａ）に示すように、電源パッド１に接続された
共通の電源２インＬから１発振回路２ａやロジック部２
ｂあるいはＡ／Ｄ変換回路のようなアナログ回路２ｃ等
の複数個の回路ブロックに対して電源電圧が供給される
ようにされたシ、第１図（Ｂ）のごとく、一旦ロシック
部２ｂに入り、ここから出た電源ラインＬ′に他の回路
ブロックが接続されるなど、電源が一本のラインから供
給されるようにされていた。
そのため、従来の半導体集積回路においては、ロジック
部２ｂにおける論理動作に伴ってロジック部２ｂ内に流
される電流が変化して、電源電圧が変動されると、他の
回路の電源電圧もその影響を受けて変動されてしまい、
例えば１１発振回路における発振が停止した。９．Ａ／
Ｄ変換回路のようなアナログ回路における精度が低下す
る等のおそれがあった。
部２ｂにおける論理動作に伴ってロジック部２ｂ内に流
される電流が変化して、電源電圧が変動されると、他の
回路の電源電圧もその影響を受けて変動されてしまい、
例えば１１発振回路における発振が停止した。９．Ａ／
Ｄ変換回路のようなアナログ回路における精度が低下す
る等のおそれがあった。
特に、コンプリメンタリｖｉＯ８Ｆ′ＦＪＴからなるＣ
ＭＯＳ Ｉ Ｃにおいては、一般に、Ｐチャンネル形Ｍ
Ｏ８ＦＥＴはＮ形半導体基板上に直接形成され、Ｎチャ
ンネル形ＭＯ８ＦＥＴはＮ形半導体基板上に形成された
Ｐウェル領域に形成されるが、従来のＣＭＯＳ Ｉ Ｃ
においては１発振回路２ａやロジック部２ｂさらにアナ
ログ回路２Ｃ等の回路のつ、？ル領域が共通にされてい
た。つまり、従来は各回路ブロックのウェル領域が連続
的に形成され、互いにつながっていた。そして、その基
板が接地電位に接続され、ウェル領域には電源ラインＬ
が接続されて、電源電圧が供給されるようにされていた
。
ＭＯＳ Ｉ Ｃにおいては、一般に、Ｐチャンネル形Ｍ
Ｏ８ＦＥＴはＮ形半導体基板上に直接形成され、Ｎチャ
ンネル形ＭＯ８ＦＥＴはＮ形半導体基板上に形成された
Ｐウェル領域に形成されるが、従来のＣＭＯＳ Ｉ Ｃ
においては１発振回路２ａやロジック部２ｂさらにアナ
ログ回路２Ｃ等の回路のつ、？ル領域が共通にされてい
た。つまり、従来は各回路ブロックのウェル領域が連続
的に形成され、互いにつながっていた。そして、その基
板が接地電位に接続され、ウェル領域には電源ラインＬ
が接続されて、電源電圧が供給されるようにされていた
。
そのため、上記ロジック部２ｂで内部の素子にかなシ大
きな電流が流されると、ウェル領域にも電流が流れてつ
Ｉルの電源電圧が変動し、それがウェル領域を共通にし
ている他の回路ブロックに直接影響を与えていた。
きな電流が流されると、ウェル領域にも電流が流れてつ
Ｉルの電源電圧が変動し、それがウェル領域を共通にし
ている他の回路ブロックに直接影響を与えていた。
そこで、この発明は、同一半導体チップ上に形成されて
いる複数個の回路ブロックの各々と電源パッドとを、別
々の配線にょづて結び、それぞれ別個の電源ラインから
電源を供給させ、かつ半導体チップ上に形成されるウェ
ル領域を各回路ブロックごとに分離させることによって
、ロジック部等における電源変動の影響が他の回路ブロ
ックに及ばないようにさせることを目的とする。
いる複数個の回路ブロックの各々と電源パッドとを、別
々の配線にょづて結び、それぞれ別個の電源ラインから
電源を供給させ、かつ半導体チップ上に形成されるウェ
ル領域を各回路ブロックごとに分離させることによって
、ロジック部等における電源変動の影響が他の回路ブロ
ックに及ばないようにさせることを目的とする。
以下図面に基づいてこの発明を説明する。
第２図は本発明の一実施例を示すもので、半導体チップ
上における各回路ブロックおよび配線のパターンの概略
を示す。
上における各回路ブロックおよび配線のパターンの概略
を示す。
この実施例では、電源ビンから電源電圧が供給される電
源パッド１と、各回路ブロック２ ａ 、２ｂ＋２ ｃ
＋・・・・・・とを結ぶ電源ラインが、それぞれ別個
のアルミニウム配線Ｌａ、Ｌｂ、Ｌｃ、・・・・・・に
よって形成されている。また、各回路ブロック２ ａ
＋２ ｂ ＊ ２ ｃ ＊ ・””・のウェル領域３ａ
＋３ｂ＋３ｃ。
源パッド１と、各回路ブロック２ ａ 、２ｂ＋２ ｃ
＋・・・・・・とを結ぶ電源ラインが、それぞれ別個
のアルミニウム配線Ｌａ、Ｌｂ、Ｌｃ、・・・・・・に
よって形成されている。また、各回路ブロック２ ａ
＋２ ｂ ＊ ２ ｃ ＊ ・””・のウェル領域３ａ
＋３ｂ＋３ｃ。
・・・・・・は、半導体チップ上に互いに分離して形成
されている。
されている。
そして、上記各配線Ｌａ ＊ Ｌｂ ＋ Ｌｃ ＋・・
・・・・は、それぞれ各回路ブロック２ ａ ＋ ２
ｂ ＋ ２ ｃ ＋・・・・・・のウェル領域３ａ ＋
３ ｂ ＋ ３ ｃ ＋・・・・・・に接続され。
・・・・は、それぞれ各回路ブロック２ ａ ＋ ２
ｂ ＋ ２ ｃ ＋・・・・・・のウェル領域３ａ ＋
３ ｂ ＋ ３ ｃ ＋・・・・・・に接続され。
各ウェル領域３ａ ｒ ３ ｂ ＋ ３ ｃ ＋・・・
・・・には電源電圧が印加されるようにされている。ま
た５各配線Ｌ ａ ＋ Ｌ ｂ ＋ Ｌ ｃ ＋・・・
・・・は、各回路ブロック２ａ。
・・・には電源電圧が印加されるようにされている。ま
た５各配線Ｌ ａ ＋ Ｌ ｂ ＋ Ｌ ｃ ＋・・・
・・・は、各回路ブロック２ａ。
２ｂ、２ｃ、・・・・・・内部のＭＯＳＦＥＴのソース
電極が共通に接続されている内部電源ラインーｅａ。
電極が共通に接続されている内部電源ラインーｅａ。
−ｇｂ 、−ｇｃ ｌ・・・・・・にそれぞれ接続され
ている。
ている。
なお、上記ウェル領域は各回路ブロックごとにだけでな
く、各素子とと忙分離するようにしてもよい。
く、各素子とと忙分離するようにしてもよい。
このように、上記実施例においては、各回路ブロックご
とに電源ラインが電源パッドの幹から分離して引き出さ
れ、しかも、ウェル領域が回路ブロックごとに分離、形
成されている。
とに電源ラインが電源パッドの幹から分離して引き出さ
れ、しかも、ウェル領域が回路ブロックごとに分離、形
成されている。
そのため、例えば、ロジック部２ｂの論理動作に伴なっ
て内部素子（０ＭＯ８）に流される貫通［流が増減して
、それが原因となってロジック部２ｂのウェル領域３ｂ
の電源電圧が変動されても、この電源変動はロジック部
２ｂと電源パッド１とを結ぶ配線（電源ライン）Ｌｂが
ら電源パッド１を経由して、更に他の配線（電源ライン
゛）Ｌａ。
て内部素子（０ＭＯ８）に流される貫通［流が増減して
、それが原因となってロジック部２ｂのウェル領域３ｂ
の電源電圧が変動されても、この電源変動はロジック部
２ｂと電源パッド１とを結ぶ配線（電源ライン）Ｌｂが
ら電源パッド１を経由して、更に他の配線（電源ライン
゛）Ｌａ。
Ｌｃ、・・・・・・を通って他の回路ブロック２ａ・２
ｃν・・・・・・に伝わることになる。
ｃν・・・・・・に伝わることになる。
従って、ウェル領域が各回路ブロック間で共通にされて
いる場合、あるいはウェル領域が分離されていても電源
ラインが共通にされて電源パッドから引き出された一本
の配線に各ウェル領域が接続されている場合には、ロジ
ック部での電源変動の影響が共通のウェル領域を介して
直接他の回路に及び、あるいは共通の電源ラインを介し
て隣接する回路ブロックに及び易いのに比べて、本実施
例では、一つの回路ブロックにおける電源１ｕ圧の変動
の影響が他の回路ブロックに極めて及びにくくされるよ
うになる。
いる場合、あるいはウェル領域が分離されていても電源
ラインが共通にされて電源パッドから引き出された一本
の配線に各ウェル領域が接続されている場合には、ロジ
ック部での電源変動の影響が共通のウェル領域を介して
直接他の回路に及び、あるいは共通の電源ラインを介し
て隣接する回路ブロックに及び易いのに比べて、本実施
例では、一つの回路ブロックにおける電源１ｕ圧の変動
の影響が他の回路ブロックに極めて及びにくくされるよ
うになる。
以上説明したようにこの発明は、同一の半導体チップ上
に形成された発振回路、ロジック部、アナログ回路等の
複数個の回路ブロックと電源パッドとを各々別個の配線
によって接続して各回路ブロックが別個の電源ラインか
ら電源の供給を受けるようＫするとともに、各回路ブロ
ックのウェル領域を少なくとも回路ブロックごとに分離
形成するようにしたので、ロジック部等における電源変
動の影響が他の回路ブロックに極めて及びにくくされる
。また、これによって、ロジック部等の電源変動により
発振回路が停止されたシ、アナログ回路の精度が低下さ
れたシするおそれがなくｋす、回路の信頼性が向上され
るという効果がある。
に形成された発振回路、ロジック部、アナログ回路等の
複数個の回路ブロックと電源パッドとを各々別個の配線
によって接続して各回路ブロックが別個の電源ラインか
ら電源の供給を受けるようＫするとともに、各回路ブロ
ックのウェル領域を少なくとも回路ブロックごとに分離
形成するようにしたので、ロジック部等における電源変
動の影響が他の回路ブロックに極めて及びにくくされる
。また、これによって、ロジック部等の電源変動により
発振回路が停止されたシ、アナログ回路の精度が低下さ
れたシするおそれがなくｋす、回路の信頼性が向上され
るという効果がある。
第１図は従来の半導体集積回路における電源ラインの配
線の仕方を示すブロック図、 第２図は本発明に係る半導体集積回路における電源ライ
ンの配線パターンの一例を示す概略説明図である。 １・・・電源パッド、２ ａ ＊ ２ ｂ ＊ ２ ｃ
＊・・・・・・回路ブロック、３ａ１３ｂ１３ｅｌ・
・・・・・ウェル領域、Ｌａ、Ｌｂ、Ｌｃ＋・・・・・
・配線（電源ライン）。 代理人 弁理士 薄 １）利 幸” 、、；、ｉｔ第
１ 図 とＡ） （Ｂ） ／
線の仕方を示すブロック図、 第２図は本発明に係る半導体集積回路における電源ライ
ンの配線パターンの一例を示す概略説明図である。 １・・・電源パッド、２ ａ ＊ ２ ｂ ＊ ２ ｃ
＊・・・・・・回路ブロック、３ａ１３ｂ１３ｅｌ・
・・・・・ウェル領域、Ｌａ、Ｌｂ、Ｌｃ＋・・・・・
・配線（電源ライン）。 代理人 弁理士 薄 １）利 幸” 、、；、ｉｔ第
１ 図 とＡ） （Ｂ） ／
Claims (1)
- 同一の半導体チップ上に複数個の回路ブロックが形成さ
れてなる半導体集積回路において、上記各回路ブロック
と電源パッドとが各々別個の配線によって接続され、各
回路ブロックが別々の電源ラインから電源の供給を受け
るようにされ、かつ上記各回路ブロックのウェル領域が
少なくとも回路ブロックごとに分離形成されていること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131951A JPS5923558A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57131951A JPS5923558A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923558A true JPS5923558A (ja) | 1984-02-07 |
Family
ID=15070017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57131951A Pending JPS5923558A (ja) | 1982-07-30 | 1982-07-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453255A (ja) * | 1990-06-21 | 1992-02-20 | Toshiba Corp | 半導体集積回路 |
-
1982
- 1982-07-30 JP JP57131951A patent/JPS5923558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453255A (ja) * | 1990-06-21 | 1992-02-20 | Toshiba Corp | 半導体集積回路 |
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