JPS592428A - アナログ−デイジタル変換回路 - Google Patents
アナログ−デイジタル変換回路Info
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- JPS592428A JPS592428A JP11040782A JP11040782A JPS592428A JP S592428 A JPS592428 A JP S592428A JP 11040782 A JP11040782 A JP 11040782A JP 11040782 A JP11040782 A JP 11040782A JP S592428 A JPS592428 A JP S592428A
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- voltage
- circuit
- analog
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
-
- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は逐次比較型のアナログ−ディジタル変換回路
に関する。
に関する。
第１図は従来の逐次比較型のアナログ−ディジタル変換
回路（以下Ａ／Ｄ変換回路と略称する）の構成図である
。このＡ／Ｄ変換回路において、アナログ人力…圧ｖｔ
Ｎｔ＝ｎビットのディジクル信号に変換するには、まず
制御回路１１に変換開始信号ＳＴＣが供給される。この
信号ＳＴＣが供給されると、制御回路１１の制御の下に
逐次比較制御回路１２に設けられているｎビットのレジ
スタの最上位桁にルベルのデータが設定される。そして
このデータはアナログマルチプレクサ１３に供給される
。このアナログマルチプレクサ１３では、上記レジスタ
内のｎビットのデータに応じて、基準電圧ＶＲＫＦ印加
点とアース点との間に直列接続されている値の等しい複
数の抵抗Ｊ ４ 、１４ 川がらな９基準電圧ｖＲＥＦ
を分圧する電圧分圧回路屋の分圧電圧のりちｖｙｔｇｒ
の棒の電圧が選択出力される。上記アナログマルチプレ
クサ１３がらの電圧は、この後、電圧コンパレータ１６
でアナログ入力電圧ＶＩＮと比較され、この時の比較結
果が前記逐次比較制御回路１２に供給される。すると逐
次比較制御回路１２では、上記比較結果にＬｃ４、じて
、内部レジスタのデータの設定が行なわれる。すなわち
、アナログマルチプレクサ１３がらの出力電圧がアナロ
グ入力電圧ＶＩＮよシも小さな場合には次の桁のデータ
もルベルに設定され、これとは反対にアナログマルチプ
レクサ１３がらの出力電圧がアナログ入力電圧ＶＩＮよ
りも大きな場合には最上位桁のデータが０レベルにかつ
次の桁のデータがルベルに設定される。以下、１司様に
して、アナログ入力電圧り？１３からの出力電圧がアナ
ログ入力電圧ＶＩＮと一致するように、上記レジスタの
内容が上位桁から逐次設定される。そして最下位桁のデ
ータが設定されると、制御回路１１からラッチ回路１７
にラッチ店号が供給される。上記ラッチ回路１７には逐
次比較制御回路１２内のレジスタの内容が供給されてい
るため、上記ラッチ信号が与えられるとラッチ回路１７
にアナログ入力電圧ＶＩＮに対応したｎピットのデータ
がラッチされる。またこのデータラッチが終了すると、
制御回路１ノから変換終了信号ＥＯＣが出力されてＡ／
Ｄ変換が終了する。
回路（以下Ａ／Ｄ変換回路と略称する）の構成図である
。このＡ／Ｄ変換回路において、アナログ人力…圧ｖｔ
Ｎｔ＝ｎビットのディジクル信号に変換するには、まず
制御回路１１に変換開始信号ＳＴＣが供給される。この
信号ＳＴＣが供給されると、制御回路１１の制御の下に
逐次比較制御回路１２に設けられているｎビットのレジ
スタの最上位桁にルベルのデータが設定される。そして
このデータはアナログマルチプレクサ１３に供給される
。このアナログマルチプレクサ１３では、上記レジスタ
内のｎビットのデータに応じて、基準電圧ＶＲＫＦ印加
点とアース点との間に直列接続されている値の等しい複
数の抵抗Ｊ ４ 、１４ 川がらな９基準電圧ｖＲＥＦ
を分圧する電圧分圧回路屋の分圧電圧のりちｖｙｔｇｒ
の棒の電圧が選択出力される。上記アナログマルチプレ
クサ１３がらの電圧は、この後、電圧コンパレータ１６
でアナログ入力電圧ＶＩＮと比較され、この時の比較結
果が前記逐次比較制御回路１２に供給される。すると逐
次比較制御回路１２では、上記比較結果にＬｃ４、じて
、内部レジスタのデータの設定が行なわれる。すなわち
、アナログマルチプレクサ１３がらの出力電圧がアナロ
グ入力電圧ＶＩＮよシも小さな場合には次の桁のデータ
もルベルに設定され、これとは反対にアナログマルチプ
レクサ１３がらの出力電圧がアナログ入力電圧ＶＩＮよ
りも大きな場合には最上位桁のデータが０レベルにかつ
次の桁のデータがルベルに設定される。以下、１司様に
して、アナログ入力電圧り？１３からの出力電圧がアナ
ログ入力電圧ＶＩＮと一致するように、上記レジスタの
内容が上位桁から逐次設定される。そして最下位桁のデ
ータが設定されると、制御回路１１からラッチ回路１７
にラッチ店号が供給される。上記ラッチ回路１７には逐
次比較制御回路１２内のレジスタの内容が供給されてい
るため、上記ラッチ信号が与えられるとラッチ回路１７
にアナログ入力電圧ＶＩＮに対応したｎピットのデータ
がラッチされる。またこのデータラッチが終了すると、
制御回路１ノから変換終了信号ＥＯＣが出力されてＡ／
Ｄ変換が終了する。
第１図に示すＡ／Ｄ変換回路において、アナログマルチ
プレクサ１３では、複数の分圧電圧のうちから１つを選
択するために多くのスイッチ素子が用いられている。第
２図は上記スイ。
プレクサ１３では、複数の分圧電圧のうちから１つを選
択するために多くのスイッチ素子が用いられている。第
２図は上記スイ。
チ素子として各単一チャネルのＭＯＳ ）ランジスタを
用いた場合の、アナログマルチプレクサ１３の一部分を
具体的に示す回路図である。一対のＭＯＳ ）ランジス
タ２１＋２２は、最下位桁のデータＤｉあるいはその反
転データに応じてオン、オフ制御され、一つの抵抗１４
Ａの両端の電圧のうちいずれ〃島一方を選択するための
ものであり、またもう一対のＭＯＳトランジスタ２３．
２４は、上記最下位のデータＤｊあるいはその反転デー
タに応じてオン、オフ制御され、一つの抵抗１４Ｃの両
°端の電圧のうちいずれが一方を選択するだめのもので
ある。さらにもう一対のＭＯＳ ）ランジスタ２５．２
６ｆ′ｉ、Ｄ＜よ夕１桁だけ上位桁のデータＤｉ−１あ
るいはその反転データに応じてオン、オフ制御され、上
記各一対のＭＯＳトランジスタ２１．２２および２３゜
２４で選択される電圧のうちのいずれが一方を選択する
ためのものである。
用いた場合の、アナログマルチプレクサ１３の一部分を
具体的に示す回路図である。一対のＭＯＳ ）ランジス
タ２１＋２２は、最下位桁のデータＤｉあるいはその反
転データに応じてオン、オフ制御され、一つの抵抗１４
Ａの両端の電圧のうちいずれ〃島一方を選択するための
ものであり、またもう一対のＭＯＳトランジスタ２３．
２４は、上記最下位のデータＤｊあるいはその反転デー
タに応じてオン、オフ制御され、一つの抵抗１４Ｃの両
°端の電圧のうちいずれが一方を選択するだめのもので
ある。さらにもう一対のＭＯＳ ）ランジスタ２５．２
６ｆ′ｉ、Ｄ＜よ夕１桁だけ上位桁のデータＤｉ−１あ
るいはその反転データに応じてオン、オフ制御され、上
記各一対のＭＯＳトランジスタ２１．２２および２３゜
２４で選択される電圧のうちのいずれが一方を選択する
ためのものである。
第２図のようにしてアナログマルチプレクサ１３が構成
されているため、第１図の従来回路においてディジタル
信号のビット数ｎを４に設定した場合、アナログマルチ
プレクサ１３内のスイッチ素子の数は３０個にもなり、
またｎを８に設定した。場合には５１０個必要となる。
されているため、第１図の従来回路においてディジタル
信号のビット数ｎを４に設定した場合、アナログマルチ
プレクサ１３内のスイッチ素子の数は３０個にもなり、
またｎを８に設定した。場合には５１０個必要となる。
このように従来回路ではディジタル信号のビット数が増
加するのに伴い、アナログマルチプレクサ１３の構成素
子数が多くな９１回路を＄積比する場合にチアゾサイズ
が大きなものとなって価格も極めて高価なものとなる欠
点がある。したがって、現在の集積回路の集積密度と価
格との関係からみれば、従来回路では８ビツトのものを
構成するのが限度である。
加するのに伴い、アナログマルチプレクサ１３の構成素
子数が多くな９１回路を＄積比する場合にチアゾサイズ
が大きなものとなって価格も極めて高価なものとなる欠
点がある。したがって、現在の集積回路の集積密度と価
格との関係からみれば、従来回路では８ビツトのものを
構成するのが限度である。
この発明は上記のような事情を考慮してなされたもので
、その目的は、従来回路にくらべて素子数を大幅に減少
させることにより、集積化した場合のチップサイズを小
型にでき、もって高ビツト化および低価格化が実現でき
るアナログ−ディジタル変換回路を提供することにある
。
、その目的は、従来回路にくらべて素子数を大幅に減少
させることにより、集積化した場合のチップサイズを小
型にでき、もって高ビツト化および低価格化が実現でき
るアナログ−ディジタル変換回路を提供することにある
。
上記目的を達成するためこの発明にあっては、第１．第
２．第３の電圧分圧回路、抵抗回路、第１．第２．第３
のアナログマルチプレクサ、電圧コンパレータおよび逐
次比較制御回路を設けるようにしている。
２．第３の電圧分圧回路、抵抗回路、第１．第２．第３
のアナログマルチプレクサ、電圧コンパレータおよび逐
次比較制御回路を設けるようにしている。
以下図面を参照してこの発明の詳細な説明する。第３図
はこの発明のアナログ−ディジタルの変換回路を４ビツ
トのものに実施した場合の構成図である。図において基
準電圧ＶＲＩＦ印加点とアース点との間には、それぞれ
Ｒ１々る値を持つ１１列接続されたそれぞれ４個の抵抗
３１Ａ〜３１０および、９１ Ｆ〜３１Ｈからなる２組
の電圧分圧回路ｓ ｘ Ａ＊ ３２ Ｂ （第１．第２
の電圧分圧回路）が直列挿入されている。そして上記両
電圧分圧回路３２１．３２Ｂ間には８Ｒ１の値を持つ抵
抗３３が挿入されている。
はこの発明のアナログ−ディジタルの変換回路を４ビツ
トのものに実施した場合の構成図である。図において基
準電圧ＶＲＩＦ印加点とアース点との間には、それぞれ
Ｒ１々る値を持つ１１列接続されたそれぞれ４個の抵抗
３１Ａ〜３１０および、９１ Ｆ〜３１Ｈからなる２組
の電圧分圧回路ｓ ｘ Ａ＊ ３２ Ｂ （第１．第２
の電圧分圧回路）が直列挿入されている。そして上記両
電圧分圧回路３２１．３２Ｂ間には８Ｒ１の値を持つ抵
抗３３が挿入されている。
上記一方の電、圧分圧回路、９２ Ａにおける４種の分
圧電圧ｖｌ〜ｖ４はアナログマルチプレクサ３４に供給
される。これと同様に他方の電圧分圧回路３２Ｂにおけ
る４棹の分圧電圧ｖ８〜ｖ８はもう１つのアナログマル
チプレクサ３５に供給される。これら両アナログマルチ
グレクサ３４．３５は、後述する４ビツトのディジタル
信号Ｄｏ−Ｄ３のうち下位桁の２ビツトＤ ２ ＋Ｄ３
が供給され、この２ピ、トの信号に応じてそれぞれ４欅
の電圧のうちから１つを選択出力するようになっている
。そして上記両アナログマルチプレクサｓ４．３５から
の出力筒、圧はｉ’？ッファ増幅回路３６．３７それぞ
れによって増幅される。
圧電圧ｖｌ〜ｖ４はアナログマルチプレクサ３４に供給
される。これと同様に他方の電圧分圧回路３２Ｂにおけ
る４棹の分圧電圧ｖ８〜ｖ８はもう１つのアナログマル
チプレクサ３５に供給される。これら両アナログマルチ
グレクサ３４．３５は、後述する４ビツトのディジタル
信号Ｄｏ−Ｄ３のうち下位桁の２ビツトＤ ２ ＋Ｄ３
が供給され、この２ピ、トの信号に応じてそれぞれ４欅
の電圧のうちから１つを選択出力するようになっている
。そして上記両アナログマルチプレクサｓ４．３５から
の出力筒、圧はｉ’？ッファ増幅回路３６．３７それぞ
れによって増幅される。
上記両バ、ファ増幅回路Ｊ ６＋ ３７の出力端間には
、それぞれＲＳなる値を持つ直列接続された４個の抵抗
３８八〜３８Ｄからなる電圧分圧回路Ｌｉ（第３の電圧
分圧回路）が直列挿入されている。なお、上記各抵抗３
８Ａ〜３８Ｄの値Ｒ鵞は前記Ｒ１に等しい値としてもよ
い。
、それぞれＲＳなる値を持つ直列接続された４個の抵抗
３８八〜３８Ｄからなる電圧分圧回路Ｌｉ（第３の電圧
分圧回路）が直列挿入されている。なお、上記各抵抗３
８Ａ〜３８Ｄの値Ｒ鵞は前記Ｒ１に等しい値としてもよ
い。
そしてこの電圧分圧回路υにおける４種の分圧電圧ｖ９
〜ＶｔＺはもう１つのアナログマルチプレクサ４０に供
給される。このアナログマルチプレクサ４０は、後述す
る４ピ、トのディジタル信号り、−Ｄ、のうち上位桁の
２ビットＤｏｔＤ、が供給され、この２ピ、トの信号に
応じて４積の電圧Ｖ、 、ｖｔ＊のうちから１つを選択
出力するようになっている。そして上記アナログマルチ
プレクサ４０からの出力電圧は電圧コンノやレーク４ノ
の一方入力端に供給される。
〜ＶｔＺはもう１つのアナログマルチプレクサ４０に供
給される。このアナログマルチプレクサ４０は、後述す
る４ピ、トのディジタル信号り、−Ｄ、のうち上位桁の
２ビットＤｏｔＤ、が供給され、この２ピ、トの信号に
応じて４積の電圧Ｖ、 、ｖｔ＊のうちから１つを選択
出力するようになっている。そして上記アナログマルチ
プレクサ４０からの出力電圧は電圧コンノやレーク４ノ
の一方入力端に供給される。
上記電圧コンパレータ４１の他方入力端には４ビツトの
ディジタル信号に変換すべきアナログ入力電圧ＶＩＮが
供給されるようになっていて、上記アナログマルチプレ
クサ４０からの出力電圧がここでアナログ入力電圧ＶＩ
Ｎと比較される。
ディジタル信号に変換すべきアナログ入力電圧ＶＩＮが
供給されるようになっていて、上記アナログマルチプレ
クサ４０からの出力電圧がここでアナログ入力電圧ＶＩ
Ｎと比較される。
ソシてこの電圧コンツヤレータ４１における比較結果は
逐次比較制御回路４２に供給される。
逐次比較制御回路４２に供給される。
上記逐次比較制御回路４２は従来回路のものと同様にそ
の内部に４ビ、トのレジスタを持ち、このレジスタの内
容が上記電圧コンパレータ４１からの比較結果および後
述する制御回路４３の制御の下に設定されるようになっ
ている１、そして逐次比較制御回路４２内のレジスタの
内容、すなわち４ビツトのディジタル信号ＤＯ−Ｄ３は
前自己アナログマルチグレクサ３４．３５゜４０に供給
されるとともにラッチ回路４４にも供給される。
の内部に４ビ、トのレジスタを持ち、このレジスタの内
容が上記電圧コンパレータ４１からの比較結果および後
述する制御回路４３の制御の下に設定されるようになっ
ている１、そして逐次比較制御回路４２内のレジスタの
内容、すなわち４ビツトのディジタル信号ＤＯ−Ｄ３は
前自己アナログマルチグレクサ３４．３５゜４０に供給
されるとともにラッチ回路４４にも供給される。
上記制御回路４３は外部から変換開始信号ＳＴＣが供給
されると、上記逐次比較制御回路４２内のレジスタの最
上位術のビットにルベルのデータを設定するとともに、
このレジスタの内容がすべて設定された後にラッチ回路
４４にラッチ信号を供給し、さらにこの後、変換終了信
号ＥＯＣを出力するようになっている。
されると、上記逐次比較制御回路４２内のレジスタの最
上位術のビットにルベルのデータを設定するとともに、
このレジスタの内容がすべて設定された後にラッチ回路
４４にラッチ信号を供給し、さらにこの後、変換終了信
号ＥＯＣを出力するようになっている。
矢に上記のように構成された回路の作用を説明する。ま
ず制御回路４３に変換開始信号ＳＴＣを入力する。する
と制御回路４３の制御の下に逐次比較制御回路４２内の
レジスタの最上位桁ピッ）Ｄｏにルベルのデータが設定
される。
ず制御回路４３に変換開始信号ＳＴＣを入力する。する
と制御回路４３の制御の下に逐次比較制御回路４２内の
レジスタの最上位桁ピッ）Ｄｏにルベルのデータが設定
される。
なお、このとき他のビットＤ１〜Ｄ３のデータはすべて
０レベルになっている。したがってこの後、２つのアナ
ログマルチプレクサ３４゜３５には共にθレベルである
ディジタル信号Ｄ２？Ｄ３が入力し、またもう１つのア
ナログマルチプレクサ４０にはルベルの信号Ｄ０と０レ
ベルの、信号り、が入力する。上記２つのアナログマル
チプレクサ３４．３５はディジタル入力（ｉＮ号Ｄりｆ
Ｄ、が共にθレベルの時には電圧Ｖ４ ＋ Ｖ＠それ
ぞれを選択出力し、アナログマルチプレクサ４０はディ
ジクル入力信号り。
０レベルになっている。したがってこの後、２つのアナ
ログマルチプレクサ３４゜３５には共にθレベルである
ディジタル信号Ｄ２？Ｄ３が入力し、またもう１つのア
ナログマルチプレクサ４０にはルベルの信号Ｄ０と０レ
ベルの、信号り、が入力する。上記２つのアナログマル
チプレクサ３４．３５はディジタル入力（ｉＮ号Ｄりｆ
Ｄ、が共にθレベルの時には電圧Ｖ４ ＋ Ｖ＠それ
ぞれを選択出力し、アナログマルチプレクサ４０はディ
ジクル入力信号り。
がルベルでかつり、が０レベルの時には電圧Ｖｌ０を選
択出力する。
択出力する。
ここでいま、ｖＲｆｆｉＦ印加点とアース点との間に直
列挿入されている抵抗の値の総和は１６Ｒ１であるため
、各抵抗３１１〜３１Ｈの両端間の電圧差はそれぞれＩ
ＬＳＢに相当している。そしてアナログマルチプレク
サ３４からは１２／１６ＶＲＫＦの電圧ｖ４が選択出力
されるので、バッファ増幅回路３６の出力電圧も１２／
１６ＶＲＩＣＦである。そして電圧１２／１６ ＶＢｚ
ｒは４ビツトのディジタル信号（Ｄｏ ＋ ＤＩ ＋
Ｄｔ ＋ ＤＩ ）で表現すると（１，１，０，
０）になる。またアナログマルチプレクサ３５からはア
ース電圧すなわち０電圧ｖ８が選択出力されるので、バ
ッファ増幅回路３７の出力電圧も０であり、この電圧を
上記と同様に４ビツトのディジタル信号で表現すると（
ｏ、ｏ、ｏ、ｏ）になる。上記（１，１，０，０）で表
現される電圧１２／１６Ｖ□２と（０，０，０１０）で
表現される電圧０とが電圧分圧回路υの両端に加えられ
るため、その差の電圧がこの回路Ｕで４等分される。し
たがって、分圧電圧Ｖ、は４ビツトのディジタル信号（
Ｄｏ ｗＤ１ｗＤ２ ＋ ＤＢ ）で表現すると（
１，１，０，０）となる電圧１２／１６ｖＲＥＦとして
得られ、Ｖｌ（１は同じく（１，０，０，０）となる電
圧８／１６Ｖ□２として得られ、Ｖｌｌは同じ（（０，
１，Ｏ，Ｏ）となる電圧４／１６ ＶＲＥＦとして得ら
れ、さらにＶｌ２は同じ（（０，０，０，０）となる電
圧Ｏとして得られる。このとき、アナログマルチプレク
サ４０は電圧ＶＩ Ｏｔｌ−選択出力するため、電圧コ
ンパレータ４ノには８／１６Ｖ□２すなわちＶＲＫｊ−
の棒の電圧が入力する。この後、市、圧コン／臂レータ
４１はこの’Ａ Ｖ＊ｚｙとアナログ入力電圧ＶＩＮと
の大小比較を行ない、その比較結果を逐次比較制御回路
４２に出力する。さらにこの後、逐次比較制御回路４２
は、上記比較結果が’Ａ ”ＲＥＦ＜ＶＩＮの場合には
Ｄｏのレベルはそのま凍にし、他方、’Ｉ２”ＲＩＦ
＞ ＶＩＮ （’）場合にはＤｏｋＯレベルに設定し直
し、次にＤＯよりも１桁だけ下位のＤｌｌルベルに設定
する。
列挿入されている抵抗の値の総和は１６Ｒ１であるため
、各抵抗３１１〜３１Ｈの両端間の電圧差はそれぞれＩ
ＬＳＢに相当している。そしてアナログマルチプレク
サ３４からは１２／１６ＶＲＫＦの電圧ｖ４が選択出力
されるので、バッファ増幅回路３６の出力電圧も１２／
１６ＶＲＩＣＦである。そして電圧１２／１６ ＶＢｚ
ｒは４ビツトのディジタル信号（Ｄｏ ＋ ＤＩ ＋
Ｄｔ ＋ ＤＩ ）で表現すると（１，１，０，
０）になる。またアナログマルチプレクサ３５からはア
ース電圧すなわち０電圧ｖ８が選択出力されるので、バ
ッファ増幅回路３７の出力電圧も０であり、この電圧を
上記と同様に４ビツトのディジタル信号で表現すると（
ｏ、ｏ、ｏ、ｏ）になる。上記（１，１，０，０）で表
現される電圧１２／１６Ｖ□２と（０，０，０１０）で
表現される電圧０とが電圧分圧回路υの両端に加えられ
るため、その差の電圧がこの回路Ｕで４等分される。し
たがって、分圧電圧Ｖ、は４ビツトのディジタル信号（
Ｄｏ ｗＤ１ｗＤ２ ＋ ＤＢ ）で表現すると（
１，１，０，０）となる電圧１２／１６ｖＲＥＦとして
得られ、Ｖｌ（１は同じく（１，０，０，０）となる電
圧８／１６Ｖ□２として得られ、Ｖｌｌは同じ（（０，
１，Ｏ，Ｏ）となる電圧４／１６ ＶＲＥＦとして得ら
れ、さらにＶｌ２は同じ（（０，０，０，０）となる電
圧Ｏとして得られる。このとき、アナログマルチプレク
サ４０は電圧ＶＩ Ｏｔｌ−選択出力するため、電圧コ
ンパレータ４ノには８／１６Ｖ□２すなわちＶＲＫｊ−
の棒の電圧が入力する。この後、市、圧コン／臂レータ
４１はこの’Ａ Ｖ＊ｚｙとアナログ入力電圧ＶＩＮと
の大小比較を行ない、その比較結果を逐次比較制御回路
４２に出力する。さらにこの後、逐次比較制御回路４２
は、上記比較結果が’Ａ ”ＲＥＦ＜ＶＩＮの場合には
Ｄｏのレベルはそのま凍にし、他方、’Ｉ２”ＲＩＦ
＞ ＶＩＮ （’）場合にはＤｏｋＯレベルに設定し直
し、次にＤＯよりも１桁だけ下位のＤｌｌルベルに設定
する。
いま上記比較結果がｙｖ□ｙ ＜ ＶＩＮの場合には、
この後、アナログマルチプレクサ４０には共にルベルの
ディジタル信号Ｄ ６ ｅ Ｄ １が入力する。この
とき、アナログマルチプレクサ３４．３５へのディジタ
ル入力信号Ｄ ｚ ＋ Ｄ ３のレベルは変化してい
ないので、前記電圧分圧回路長の４種の分圧電圧ｖ９〜
ｖｌ！も変化していない。したがってこの後、アナログ
入力端子１／り”）”４０は今度は１２／１６ ＶＲＩ
Ｆ （１＋ １ ｔｏ、０）となっている電圧ｖ９を選
択出力する。
この後、アナログマルチプレクサ４０には共にルベルの
ディジタル信号Ｄ ６ ｅ Ｄ １が入力する。この
とき、アナログマルチプレクサ３４．３５へのディジタ
ル入力信号Ｄ ｚ ＋ Ｄ ３のレベルは変化してい
ないので、前記電圧分圧回路長の４種の分圧電圧ｖ９〜
ｖｌ！も変化していない。したがってこの後、アナログ
入力端子１／り”）”４０は今度は１２／１６ ＶＲＩ
Ｆ （１＋ １ ｔｏ、０）となっている電圧ｖ９を選
択出力する。
さらにこの後、電圧コンパレータ４１はこの１２／１６
Ｖ、、アとアナログ入力端子ＶＩＮとの大小比較を行
々う。そしてこのときの比較結果が１２／１６Ｖ□Ｆ＞
ＶＩＮの場合、アナログ入力電圧”ＩＮに対応するディ
ジタル信号は（１，０゜０．０）と（１，１，０，０）
との間に存在する。
Ｖ、、アとアナログ入力端子ＶＩＮとの大小比較を行
々う。そしてこのときの比較結果が１２／１６Ｖ□Ｆ＞
ＶＩＮの場合、アナログ入力電圧”ＩＮに対応するディ
ジタル信号は（１，０゜０．０）と（１，１，０，０）
との間に存在する。
そこでこの後、逐次比較制御回路４２はＤＯをルベル、
Ｄｔ ’ｃ Ｏレベル、Ｄｚ ｋ ルベル、ＤＩをθレ
ベルにそれぞれ設定する。するとアナログマルチプレク
サ３４では（１，１，１゜０）で表現され１４／１６ｖ
ＲｇＦの値を持つ電圧Ｖ ２が、またアナログマルチプ
レクサ３５では（０゜０．１．０）”ｔ’表限され２／
１６ ＶＲＥ、 （７）値を持ツ電圧ｖ６がそれぞれ選
択出力される。
Ｄｔ ’ｃ Ｏレベル、Ｄｚ ｋ ルベル、ＤＩをθレ
ベルにそれぞれ設定する。するとアナログマルチプレク
サ３４では（１，１，１゜０）で表現され１４／１６ｖ
ＲｇＦの値を持つ電圧Ｖ ２が、またアナログマルチプ
レクサ３５では（０゜０．１．０）”ｔ’表限され２／
１６ ＶＲＥ、 （７）値を持ツ電圧ｖ６がそれぞれ選
択出力される。
そして上記両室圧１４／１６ ＶＲｇｙと２／１６ Ｖ
ＲＥＦとの差の電圧が４等分されるため、電、圧分圧回
路−３９における分圧電圧ｖ９は１４／１６ ＶＲＰ、
Ｆ （１。
ＲＥＦとの差の電圧が４等分されるため、電、圧分圧回
路−３９における分圧電圧ｖ９は１４／１６ ＶＲＰ、
Ｆ （１。
Ｉ Ｈ１ｒ Ｏ） ｔ Ｖ １ ｏは１０／１６ ｖＲ
ＫＦ （１ｒ Ｏｙ Ｉ ＴＯ）＋Ｖ目は６／１６ＶＲ
Ｋｙ （０１１１１１０）ＩＶＩ！は２／１６ｖＲｇＦ
（０，０，１，０）となる。コノとき、アナログマルチ
プレクサ４０は電圧ＶＩＯを選択出力するため、電５圧
コンパレータ４１には１０／１６Ｖ□、の電圧が入力す
る。そしてこのときの電圧コンパレータ４ノからの比較
結果が１０／１６ｖＲＫＦ〈■１ＮならばＤｌがルベル
に設定される。
ＫＦ （１ｒ Ｏｙ Ｉ ＴＯ）＋Ｖ目は６／１６ＶＲ
Ｋｙ （０１１１１１０）ＩＶＩ！は２／１６ｖＲｇＦ
（０，０，１，０）となる。コノとき、アナログマルチ
プレクサ４０は電圧ＶＩＯを選択出力するため、電５圧
コンパレータ４１には１０／１６Ｖ□、の電圧が入力す
る。そしてこのときの電圧コンパレータ４ノからの比較
結果が１０／１６ｖＲＫＦ〈■１ＮならばＤｌがルベル
に設定される。
するとＤｌとＤｌは共にルベルとなるため、この後、ア
ナログマルチプレクサ３４では（１゜ｌｔｌ、１）で表
現され１５／１６Ｖ□２の値を持つ電圧Ｖ！が、またア
ナログマルチプレクサ３５では（０，０，１，１）で表
現され３／１６Ｖ□２の値を持つ電圧ｖ１１がそれぞれ
選択出力される。そして上記の場合と同様に、上記両電
圧１５／１６ｖＲＥＦと３／１６ ＶＨｌｙとの差の電
圧が電圧分圧回路すで４等分されて、電圧分圧回路υに
おける分圧電圧Ｖ＠は１５／１６ ＶＨ７ｆ （１ｔｌ
ｔｌ 、１ ） Ｆ ＶＩＯは１１／１６Ｖｙ＋＋、
ｉｒ （１，０ｙｌｔｌ）＋Ｖ目は７／１６Ｖｉｒ；ｒ
（０，ｌ＊１ｔｌ）＋Ｖ１２は３７１６”ＲＩ、Ｆ （
Ｏｖ Ｏ＋ １ ＋１）となる。そして、アナログマル
チプレクサ４０は同様に電圧ＶＩＯを選択出力するため
、市１圧コンＡ？レータ４ノには１１／１６Ｖ□、の電
圧が入力する。そしてこのときにＶＩＮとこの１１／１
６ＶＲＦＦとが一致すればＤ１＋０３はそれぞれルベル
のままとなる。すると制御回路４３からラッチ回路４４
にラッチ信号が出力され、このラッチ回路４４け上記デ
ータ（１，０，１，１）をラッチする。そしてその後、
制御回路４３が変換終了信号ＥＯＣを出力することによ
ってアナログ入力電圧ＶＩＮのディジタル変換が終了す
る。
ナログマルチプレクサ３４では（１゜ｌｔｌ、１）で表
現され１５／１６Ｖ□２の値を持つ電圧Ｖ！が、またア
ナログマルチプレクサ３５では（０，０，１，１）で表
現され３／１６Ｖ□２の値を持つ電圧ｖ１１がそれぞれ
選択出力される。そして上記の場合と同様に、上記両電
圧１５／１６ｖＲＥＦと３／１６ ＶＨｌｙとの差の電
圧が電圧分圧回路すで４等分されて、電圧分圧回路υに
おける分圧電圧Ｖ＠は１５／１６ ＶＨ７ｆ （１ｔｌ
ｔｌ 、１ ） Ｆ ＶＩＯは１１／１６Ｖｙ＋＋、
ｉｒ （１，０ｙｌｔｌ）＋Ｖ目は７／１６Ｖｉｒ；ｒ
（０，ｌ＊１ｔｌ）＋Ｖ１２は３７１６”ＲＩ、Ｆ （
Ｏｖ Ｏ＋ １ ＋１）となる。そして、アナログマル
チプレクサ４０は同様に電圧ＶＩＯを選択出力するため
、市１圧コンＡ？レータ４ノには１１／１６Ｖ□、の電
圧が入力する。そしてこのときにＶＩＮとこの１１／１
６ＶＲＦＦとが一致すればＤ１＋０３はそれぞれルベル
のままとなる。すると制御回路４３からラッチ回路４４
にラッチ信号が出力され、このラッチ回路４４け上記デ
ータ（１，０，１，１）をラッチする。そしてその後、
制御回路４３が変換終了信号ＥＯＣを出力することによ
ってアナログ入力電圧ＶＩＮのディジタル変換が終了す
る。
すなわち、このときアナログ入力電圧ＶＩＮに対応した
ディジタル信号は（１，０，１，１となる。
ディジタル信号は（１，０，１，１となる。
一方、電圧コンノやレータ４１に１０／１６Ｖ□２の電
圧が入力しているときの、この電圧コンパレータ４１か
らの比較結果が１０７１６ ） Ｖ、Ｎならば、Ｄｌが
０レベルに戻され次にＤｌがルベルに設定される。この
後、アナログマルチプレクサ３４でｄ、（１，１，０，
１）で表現され１３／１６ＶＲＥＦの値を持つ電圧■３
が、アナログマルチプレクサ３５では（ｏ、ｏ、ｏ、ｉ
）で表現され１／１６ ＶＲ，、の値を持つ電圧ｖ７が
それぞれ選択出力される。そして上記両電圧１３／１６
ｖＲＦ、Ｆと１／１６ Ｖ、、、との差の電圧が電圧分
圧回路υで４等分されて、この場合、Ｖ ｅ ｉｊ：
１３／１６ ＶＲＦ！。
圧が入力しているときの、この電圧コンパレータ４１か
らの比較結果が１０７１６ ） Ｖ、Ｎならば、Ｄｌが
０レベルに戻され次にＤｌがルベルに設定される。この
後、アナログマルチプレクサ３４でｄ、（１，１，０，
１）で表現され１３／１６ＶＲＥＦの値を持つ電圧■３
が、アナログマルチプレクサ３５では（ｏ、ｏ、ｏ、ｉ
）で表現され１／１６ ＶＲ，、の値を持つ電圧ｖ７が
それぞれ選択出力される。そして上記両電圧１３／１６
ｖＲＦ、Ｆと１／１６ Ｖ、、、との差の電圧が電圧分
圧回路υで４等分されて、この場合、Ｖ ｅ ｉｊ：
１３／１６ ＶＲＦ！。
（１＋Ｉ＋０ｔｌ）＊ Ｖｔｏは９／１６ Ｖ、、、
（，１９０９０１１）、Ｖｌ、は５／１６ ＶＲＫＦ
（ｏ、１ｔｏｔｘ） ｔ Ｖｌ２は１／１６ Ｖｎｚｖ
（０，０＊ Ｏｖ １ ）となる。そしてこのとき、
アナログマルチプレクサ４ｏは電圧ＶＩＯを選択出力す
るため、電圧コン・やレータ４ノにはこの９／１６ Ｖ
Ｒｆｆｉ、の電圧が入力する。さらにこのときにＶＩＮ
と９／１６ｖＲつ、とが一致すればＤｌはルベルのまま
となる。この後、ラッチ回路４４は上記データ（１，０
，０，１）をラッチする。
（，１９０９０１１）、Ｖｌ、は５／１６ ＶＲＫＦ
（ｏ、１ｔｏｔｘ） ｔ Ｖｌ２は１／１６ Ｖｎｚｖ
（０，０＊ Ｏｖ １ ）となる。そしてこのとき、
アナログマルチプレクサ４ｏは電圧ＶＩＯを選択出力す
るため、電圧コン・やレータ４ノにはこの９／１６ Ｖ
Ｒｆｆｉ、の電圧が入力する。さらにこのときにＶＩＮ
と９／１６ｖＲつ、とが一致すればＤｌはルベルのまま
となる。この後、ラッチ回路４４は上記データ（１，０
，０，１）をラッチする。
以下、同様にして、１つのアナログ入力電圧ｖ１Ｎが与
えられると、まずアナログマルチプレクサ４０によシ上
位２桁のディジタル信号り。。
えられると、まずアナログマルチプレクサ４０によシ上
位２桁のディジタル信号り。。
Ｄｌを用いて大まかな電圧が選択され、その後、２つの
アナログマルチプレクサ３４．３５にょシ下位２桁のデ
ィジタル信号Ｄ２．Ｄｓを用いて上記選択された電圧の
細かな調整が行なわれる。そしてここで得られる電圧を
アナログ入力電圧ＶＩＮと順次比較することにより、最
終的に逐次比較制御回路４２内のレジスタにアナログ入
力電圧ＶＩＮに対応する４ビツトのディジタル信号が得
られる。
アナログマルチプレクサ３４．３５にょシ下位２桁のデ
ィジタル信号Ｄ２．Ｄｓを用いて上記選択された電圧の
細かな調整が行なわれる。そしてここで得られる電圧を
アナログ入力電圧ＶＩＮと順次比較することにより、最
終的に逐次比較制御回路４２内のレジスタにアナログ入
力電圧ＶＩＮに対応する４ビツトのディジタル信号が得
られる。
第４図は上記実施例回路において１回のＡ／Ｄ変換を行
なう場合のタイミングチャートである。
なう場合のタイミングチャートである。
まず変換開始信号ＳＴＣが与えられると、この後、４ビ
ツトのディジタル信号のうち最上位桁のビ、トＤ、のデ
ータが設定される。Ｄ、のデータの設定が終了するとこ
れより下位桁のビットＤ１〜Ｄ３のデータが前記電圧コ
ンパレータ４１の比較結果に応じて逐次設定される。一
方、変換開始信号ＳＴＣが与えられた後は変換終了信号
ｇｏｃがＯレベルに立下り、Ｄｏ ”Ｄｌのデータがす
べて設定された後は再びルベルに立上る。そしてこの信
号ＥＯＣがルベルに立上った後に、ラッチ回路４４では
新しいデータがラッチされる。
ツトのディジタル信号のうち最上位桁のビ、トＤ、のデ
ータが設定される。Ｄ、のデータの設定が終了するとこ
れより下位桁のビットＤ１〜Ｄ３のデータが前記電圧コ
ンパレータ４１の比較結果に応じて逐次設定される。一
方、変換開始信号ＳＴＣが与えられた後は変換終了信号
ｇｏｃがＯレベルに立下り、Ｄｏ ”Ｄｌのデータがす
べて設定された後は再びルベルに立上る。そしてこの信
号ＥＯＣがルベルに立上った後に、ラッチ回路４４では
新しいデータがラッチされる。
上記第３図に示すＡ／Ｄｆｉ換回路において、個個のア
ナログマルチプレクサ３４．３５．４０を前記第２図に
示す回路と同様に構成する場合、各アナログマルチプレ
クサ３４．３５．４０ではそれぞれ６個ずつのスイッチ
素子を必要とする。したがって３つのアナログマルチプ
レクサ３４．３５．４０で必要とするすべてのスイ。
ナログマルチプレクサ３４．３５．４０を前記第２図に
示す回路と同様に構成する場合、各アナログマルチプレ
クサ３４．３５．４０ではそれぞれ６個ずつのスイッチ
素子を必要とする。したがって３つのアナログマルチプ
レクサ３４．３５．４０で必要とするすべてのスイ。
チ素子は１８個である。この数は４ピツトの従来回路で
必要とする３０個にくらべて大幅に減少させることがで
きる。したがって、上記実施例回路を集積化する場合に
、チップサイズを従来よりも小さくすることができる。
必要とする３０個にくらべて大幅に減少させることがで
きる。したがって、上記実施例回路を集積化する場合に
、チップサイズを従来よりも小さくすることができる。
第５図はこの発明の他の実施例の構成図であシ、この実
施例回路ではこの発明ｆｎビットのものに実施しこの発
明を一般化したものである。
施例回路ではこの発明ｆｎビットのものに実施しこの発
明を一般化したものである。
この実施例回路では、ｎピットのディジタル信号Ｄ ６
” Ｄｒｒｌ（ｎ ＝ ｍ ＋ １ ）を、両方が同
一ビット数あるいははは同じビット数となるように下位
桁側ｌピットと上位桁側ｎ−１ビ、トの２つに分け、上
位桁側ｎ−１ピツトの信号を用いてアナログマルチプレ
クサ４０により大まかな電圧ｆ：選択し、また下位桁側
ｌビットの信号を用いて２つのアナログマルチプレクサ
３４ 、．９５によシ上記選択された電圧の調整を行な
うようにしたものである。なお、この実施例回路におけ
る電圧分圧回路３２に、３２Ｂそれぞれは、Ｒ■々る値
を持つ２１個の抵抗３１を直列接続して構成され、この
両電圧分圧回路３２に９３２Ｂ間に挿入されている抵抗
３３の値は、両市圧分圧回路３２Ａ９３２Ｂｆ構成する
すべての抵抗ｌ＋１゜ ３１の値の総和２ Ｒ１の（ｎ−ｌ−１）倍に設定
される、また電圧分圧回路」はＲ１なる値を持つ２Ｔｌ
−４個の抵抗３８を面列接続して構成される。ここでた
とえばｎ ＝ ８ （ｍ＝７）とする場合にこれを４ビ
ツト、４ピッ１−（Ａ’＝４゜ｎ−Ａ！−４）に分ける
とすると、各電圧分圧回路３２に、３２Ｂ、３９を構成
する抵抗の数はそれぞれ１６個とすればよく、マた抵抗
３３の値は９６ Ｒ１に設定すればよい。さらにこの場
合、３つのアナログマルチプレクサ３４ 、３５ 。
” Ｄｒｒｌ（ｎ ＝ ｍ ＋ １ ）を、両方が同
一ビット数あるいははは同じビット数となるように下位
桁側ｌピットと上位桁側ｎ−１ビ、トの２つに分け、上
位桁側ｎ−１ピツトの信号を用いてアナログマルチプレ
クサ４０により大まかな電圧ｆ：選択し、また下位桁側
ｌビットの信号を用いて２つのアナログマルチプレクサ
３４ 、．９５によシ上記選択された電圧の調整を行な
うようにしたものである。なお、この実施例回路におけ
る電圧分圧回路３２に、３２Ｂそれぞれは、Ｒ■々る値
を持つ２１個の抵抗３１を直列接続して構成され、この
両電圧分圧回路３２に９３２Ｂ間に挿入されている抵抗
３３の値は、両市圧分圧回路３２Ａ９３２Ｂｆ構成する
すべての抵抗ｌ＋１゜ ３１の値の総和２ Ｒ１の（ｎ−ｌ−１）倍に設定
される、また電圧分圧回路」はＲ１なる値を持つ２Ｔｌ
−４個の抵抗３８を面列接続して構成される。ここでた
とえばｎ ＝ ８ （ｍ＝７）とする場合にこれを４ビ
ツト、４ピッ１−（Ａ’＝４゜ｎ−Ａ！−４）に分ける
とすると、各電圧分圧回路３２に、３２Ｂ、３９を構成
する抵抗の数はそれぞれ１６個とすればよく、マた抵抗
３３の値は９６ Ｒ１に設定すればよい。さらにこの場
合、３つのアナログマルチプレクサ３４ 、３５ 。
４０で必要とするすべてのスイッチ素子の数は９０個と
な勺、この数は８ビツトの従来回路で必要とする５１０
個にくらべて大幅に減少させることができる。したがっ
て、この実′施回路では８ビツト以上のものをチップサ
イズをそれはど大きくせずに集積化することができる。
な勺、この数は８ビツトの従来回路で必要とする５１０
個にくらべて大幅に減少させることができる。したがっ
て、この実′施回路では８ビツト以上のものをチップサ
イズをそれはど大きくせずに集積化することができる。
したがって高ビツト化および低価格化が実現できる。
なお、この発明のＡ／Ｄ変換回路では、ｎビットのディ
ジタル信号を２つに分ける場合、それぞれのビット数を
同一にした方が各アナログマルチプレクサ３４．３５．
４０で必要とするスイッチ素子全体の数を最も少なくす
ることができる。
ジタル信号を２つに分ける場合、それぞれのビット数を
同一にした方が各アナログマルチプレクサ３４．３５．
４０で必要とするスイッチ素子全体の数を最も少なくす
ることができる。
以上説明したようにこの発明によれば、従来回路にくら
べて素子数を大幅に減少させることにより、集積化した
場合のチップサイズを小型にでき、もって高ビツト化お
よび低価格化が実現できるアナログ−ディジタル変換回
路を提供することができる。
べて素子数を大幅に減少させることにより、集積化した
場合のチップサイズを小型にでき、もって高ビツト化お
よび低価格化が実現できるアナログ−ディジタル変換回
路を提供することができる。
第１図は従来の逐次比較型のアナログ−ディジタル変換
回路の構成図、第２図はアナログマルチプレクサの一部
分を具体的に示す回路図、第３図はこの発明のアナログ
−ディジタル変換回路の一実施例の構成図、第４Ｍは上
記実施例回路の動作を示すタイミングチャート、第５図
はこの発明の他の実施例の構成図である。 Ｊ ２ 、 Ｊ ９・・・電圧分圧回路、３４ ＋ ３
５ ＋ ４０・・・アナログマルチプレクサ、３６．３
７・・・バッファ増幅回路、４ノ・・・電圧コンｉＰレ
ータ、４２・・・逐次比較制御回路、４３・・・制御回
路、４４・・・ラッチ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
回路の構成図、第２図はアナログマルチプレクサの一部
分を具体的に示す回路図、第３図はこの発明のアナログ
−ディジタル変換回路の一実施例の構成図、第４Ｍは上
記実施例回路の動作を示すタイミングチャート、第５図
はこの発明の他の実施例の構成図である。 Ｊ ２ 、 Ｊ ９・・・電圧分圧回路、３４ ＋ ３
５ ＋ ４０・・・アナログマルチプレクサ、３６．３
７・・・バッファ増幅回路、４ノ・・・電圧コンｉＰレ
ータ、４２・・・逐次比較制御回路、４３・・・制御回
路、４４・・・ラッチ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- アナログ電圧をｎビット（Ｉｔは正の整数）のディジタ
ル信号に変換するアナログ−ディジタル変換回路におい
て、基準電圧印加点間に直列挿入され、それぞれ２１個
（ｎ、＞／＞Ｏ）の等価な値の抵抗素子を直列接続して
なる第１．第２の電圧分圧回路と、上記第１．第２の電
圧分圧回路相互間に挿入され、上記第１．第２の電圧分
圧回路を構成するすべての抵抗素子の値の総和の（ｎ−
ｌ １）倍の値を持つ抵抗回路と、変換開始前に予め上
記ｎビットのディジタル信号を設定する手段と、それぞ
れ上記設定されるｎビットのディジタル信号のうち下位
のｌビットの信号に応じて上記第１．第２の電圧分圧回
路における複数の分圧電圧から１つを選択出力する第１
．第２の電圧選択回路と、上記第１゜第２の電圧選択回
路からの出力電圧間に２ ｎ−１個の等価な値の抵抗素
子を直列接続してなる・（１３の電圧分圧回路と、上記
ｎビットのディジタル信号のうち上位の（ｎ−Ａ！ ）
ビットの信号に応じて上記第３の電圧分圧回路における
複数の分圧電圧から１つを選択出力する第３の電圧選択
回路と、上記第３の電圧選択回路の出力電圧とアナログ
電圧とを比較しこの比較結果に応じて上記ｎビットのガ
イシタル信号の設定を変える手段とを具備したことを特
徴とするアナログ−ディジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11040782A JPS592428A (ja) | 1982-06-26 | 1982-06-26 | アナログ−デイジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11040782A JPS592428A (ja) | 1982-06-26 | 1982-06-26 | アナログ−デイジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592428A true JPS592428A (ja) | 1984-01-09 |
Family
ID=14534997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11040782A Pending JPS592428A (ja) | 1982-06-26 | 1982-06-26 | アナログ−デイジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322625A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | Ａ／ｄ変換器 |
-
1982
- 1982-06-26 JP JP11040782A patent/JPS592428A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322625A (ja) * | 1989-06-19 | 1991-01-31 | Nec Corp | Ａ／ｄ変換器 |
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