JPH0322625A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH0322625A JPH0322625A JP15764389A JP15764389A JPH0322625A JP H0322625 A JPH0322625 A JP H0322625A JP 15764389 A JP15764389 A JP 15764389A JP 15764389 A JP15764389 A JP 15764389A JP H0322625 A JPH0322625 A JP H0322625A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- circuit
- voltage divider
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ （アナログ／デジタル〉変換器に関し
、特に複数の電圧分圧器および比較器を用いたＡ／Ｄ変
換器に間する． 〔従来の技術〕 従来、かかるＡ／Ｄ変換器、特に高速Ａ／Ｄ変換器の多
くは並列比較方式もしくは逐次比較方式を用いている．
並列比較方式のＡ／Ｄ変換器は基準電圧を２Ｎ分割する
電圧分圧器のそれぞれ異なった出力電圧を比較基準値と
した（２”−１）個の比較器に同時にアナログ入力電圧
を印加し、それぞれの比較器で基準値との大小を判定す
ることにより、その結果を符号化してデジタル出力とす
るものである．一方、逐次比較方式のＡ／Ｄ変換器は基
準電圧を２Ｎ分割する電圧分圧器のそれぞれの出力点の
中からアナログ入力電圧と等しい点を選択するようにス
イッチアレーのスイッチを順次開閉し、その結果をデジ
タル出力とするものである．尚、ＮはＡ／Ｄ変換器の有
するビット数である． 第３図はかかる従来の一例を示す並列比較方式Ａ／Ｄ変
換器の回路図である． 第３図に示すように、従来のかかるＡ／Ｄ変換器は基準
電圧Ｖ＾と接地電位ＧＮＤ間に接続された複数の抵抗Ｒ
１〜Ｒ８で構成され且つそれらの抵抗間の接続点ｉ〜０
から基準電圧出力を取りだす電圧分圧器ＩＡと、サンプ
ル・ホールド回路１０と比較回路ｌ３と位置検出論理回
路ｌ４および符号変換回路１５とを有し、ビット数Ｎが
３の場合である．また、電圧分圧器ＩＡの複数の出力１
％ Ｏ点は複数の比較器１３Ａ〜１３Ｇの比較基準入
力にそれぞれ接続されている．位置検出論理回路１４は
複数の論理ゲート１４Ａ〜１４Ｇで構成され、位置検出
論理回路１４の出力はデジタル出力１２Ａ〜１２Ｃを持
つ符号変換回路１５に接続されている．更に、サンプル
・ホールド回路１０はアナログ入力電圧ＶＩＮをサンプ
リング・クロックｆｓでサンプリングし、しかる後これ
を保持する． 次に、かかるＡ／Ｄ変換器の回路動作を説明する． まず、サンプル・ホールド回路１０において、クロック
ｆｓでサンプリングされ、しかる後保持されたアナログ
入力電圧ＶＩＮは異なった比較基準値を持つ複数の比較
器１３Ａ〜１３Ｇからなる比較回路ｌ３に同時に印加さ
れる．すると、アナログ入力電圧ｖＩＮが比較基準より
大きい比較器の出力はすべて低レベル、すなわち“０”
となる．逆に、アナログ入力電圧ＶＩＮが比較基準より
小さい比較器の出力はすべて高レベル、すなわち″１”
となる．従って、アナログ入力電圧■１Ｈの値によって
その出力が“Ｏ”になる比較器と“１”になる比較器と
に分けられる． 次に、位置検出論理回路１４は出力が“０”になってい
る比較器と出力が“１“になっている比較器の境界を検
出し、論理ゲート１４Ａ〜１４Ｇのうち境界の位置に対
応したゲートの出力を“１″にする．この位置検出論理
回路１４の出力を符号変換回路１５によって符号化，し
、２°，２１ ．２２ビットにそれぞれ相当する出力端
子１２Ａ．１２Ｂ．１２Ｃにデジタル値を出力している
． 第４図は従来の他の例を示す逐次比較方式Ａ／Ｄ変換器
の回路図である． 第４図に示すように、かかる逐次比較方式のＡ／Ｄ変換
器はビット数Ｎが３の場合であり、基準電圧Ｖ８と接地
電位ＧＮＤ間に直列接続された複数の抵抗Ｒ１〜Ｒ８で
構或され且つそれらの抵抗間の接続点１〜０から基準電
圧出力をとり出す電圧分圧器ＩＡと、複数のスイッチ８
２０〜Ｓ３２を有し且つこれらのスイッチは複数の制御
ライン５Ａ〜５Ｆによって開閉を制御されるスイッチア
レー２Ａとサンプル・ホールド回路１０と、比較器１６
と、制御回路４Ａとを有している． 上述した電圧分圧器ＩＡの出力ｔ〜０からは、スイッチ
Ｓ２０−３３２を介してアレーの出力へ至る８つの経路
があり、各経路には３つのスイッチが配置される．スイ
ッチアレー２人の出力は比較器ｌ６の入力の一つに接続
され、またアナログ入力電圧ＶＩＮがサンプル・ホール
ド回路１０でサンプリングされた後ホールドされた電圧
が比較器１６の他の入力に接続される．この比較器１６
の出力は制御回路４Ａに接続され、制御回路４Ａは先に
述べた制御ライン５Ａ〜５Ｆとデジタル出力端子１２Ａ
〜１２０とに接続されている．次に、かかる逐次比較方
式のＡ／Ｄ変換器の回路動作を説明する． 最初に、サンプル・ホールド回路１０でアナログ入力電
圧ＶＩＮをクロックｆｓによりサンプリングし、しかる
後保持する． 次に、制御回路４Ａは複数の制御ライン５Ａ〜５Ｆによ
り電圧分圧器ＩＡの中間点、すなわち出力ｌ点電圧をス
イッチアレー２Ａの出力に接続するように、スイッチ８
２０〜Ｓ３２の開閉制御を行う．その結果、電圧分圧器
ＩＡの出力１点の電圧は比較器１６によってアナログ入
力電圧ＶＩＮと比較される．ここで、アナログ入力電圧
ＶＩＮが電圧分圧器１Ａの出力１点の電圧より大きいと
、比較器１６の出力は“１″となり、制御回路４Ａの最
上位ビット出力１２Ｃは″１”のままである．しかし、
逆にアナログ入力電圧ＶＩＮが電圧分圧器１Ａの出力ｊ
点の電圧より小さいと、比較器１６の出力は″Ｏｎとな
り、制御回路４Ａの最上位ビット出力１２Ｃは″１″か
ら″Ｏ″へ変化する．すなわち、制御回路４Ａの各ビッ
トは上述した最上位ビット出力の決定時と同様に“１″
にセットされ、比較器１６によって比較が行なわれる．
次に、そのビット出力は比較器１６の比較結果に応じて
“１″にとどまるか、あるいは″Ｏ″に変化する． 以上の逐次比較動作が最下位ビットまで終了したとき、
アナログ入力電圧ＶＩＮのデジタル変換値が２０ ．２
１ ．２２ビットを表わす出力端子１２Ａ，１２Ｂ，１
２Ｃに得られる． 〔発明が解決しようとする課題〕 上述した並列比較方式のＡ／Ｄ変換器は、先に述べたよ
うに、Ａ／Ｄ変換器の有するビット数をＮとすると、（
２”−１）個の比較器を有している．しかるに、Ａ／Ｄ
変換器の有するビット数Ｎを増して変換精度を上げよう
とすると、数多くの且つ高分解能の比較器を必要とする
．従って、このような比較器は必然的に回路を複雑とし
、並列比較方式のＡ／Ｄ変換器をモノリシツク集積回路
化する場合にチップ面積を増大させるという欠点がある
． また、上述した逐次比較方式のＡ／Ｄ変換器はビット数
Ｎを増して変換精度を上げるにつれて数多くのスイッチ
を必要とする．すなわち、Ａ／Ｄ変換器がＮ個のビット
を有する場合は、（２”ｌ−３）個のスイッチを必要と
し、しかもそれらのスイッチは電圧分圧器の各出力点か
らスイッチアレーの出力に至る各経路にＮ個直列に接続
されることになる．従って、この逐次比較方式のＡ／Ｄ
変換器は１回のＡ／Ｄ変換にスイッチをＮ回開閉する必
要があり、また前述した並列比較方式に比べてもＮ倍の
クロツク周波数ｆ０を必要とし、スイッチアレーの中の
複数のスイッチと比較器及び制御回路はクロック周波数
ｆ０に応じた高速動作を行なわねばならず、設計が困難
になるという欠点がある． 本発明の目的は、かかる回路の複雑化を避け、集積回路
化に適合させるとともに、高速且つ高分解能のＡ／Ｄ変
換器を提供することにある．〔課題を解決するための手
段〕 本発明のＡ／Ｄ変換器は、第一の基準電圧および第二の
基準電圧間に接続された第一の電圧分圧回路と、オーバ
レンジを含むデジタル値を出力するとともに制御信号を
作成する制御回路と、前記制御回路からの制御信号で開
閉を制御され且つ前記第一の電圧分圧回路の分圧電圧を
出力する複数のスイッチを有するスイッチ回路と、前記
第一の電圧分圧回路の出力電圧をさらに分圧する第二の
電圧分圧回路と，アナログ入力電圧をサンプリングして
保持するサンプル・ホールド回路と、前記第二の電圧分
圧回路の複数の出力をそれぞれ比較基準とし且つ前記サ
ンプル・ホールド回路からのアナログ電圧との比較動作
を行なう複数の比較器と、前記複数の比較器の出力を入
力とする論理変換回路とを含み、前記制御回路のオーバ
レンジを含むデジタル値出力を上位ビットとし且つ前記
論理変換回路のデジタル値出力を下位ビットとするよう
に構成される． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第ｌ図は本発明の第一の実施例を示すＡ／Ｄ変換器の回
路図である． 第１図に示すように、本実施例は第一の基準電圧ＶＲお
よび第二の基準電圧ＧＮＤ間に接続された複数の抵抗Ｒ
１〜Ｒ４からなる第一の電圧分圧器１と、オーバレンジ
１２Ｅを含むデジタル値２２および２３をそれぞれ出力
端子１２Ｃおよび１２Ｄに出力するとともに制御信号５
Ａ〜５Ｄを作戒する制御回路４と、この制御回路４から
の制御信号５Ａ〜５Ｄにより開閉を制御され且つ第一の
電圧分圧器１を構成する各抵抗Ｒ１〜Ｒ４による分圧電
圧を出力するためのａ点〜ｄ点に接続されたスイッチ８
１〜Ｓ６を有する第一のスイッチアレー２と、同様に分
圧電圧を出力するためのスイッチ８７〜Ｓ１２を有する
第二のスイッチアレー３と、これら第一および第二のス
イツチアレー２．３のそれぞれの出力に接続された２つ
のバッファアンブ６および７と、バツファアンプ６．７
のそれぞれの出力端子間に接続された複数の抵抗Ｒ５〜
Ｒ８からなる第二の電圧分圧器８と、アナログ入力電圧
ＶＳを周波数ｆｓのクロックでサンプリングしたあと保
持するサンプル・ホールド回路（Ｓ／Ｈ）１０と、第二
の電圧分圧器８の複数の出力点ｅ〜ｈの電圧とサンプル
・ホールド回路１０の出力電圧との比較を行なう複数の
比較器９Ａ〜９Ｄと、これら複数の比較器９Ａ〜９Ｄの
うち比較器９Ｂ〜９Ｄの出力を入力としてデジタル値２
０および２！をそれぞれ出力端子１２Ａおよび１２Ｂに
出力する論理変換回路１１とを有している． かかるＡ／Ｄ変換回路について更に詳細に説明する．第
一のスイッチアレー２と第二のスイッチアレー３を構成
する複数のスイッチ８１〜Ｓ１２は制御回路４からの制
御信号５八〜５Ｂによってそれぞれ開閉を制御され、さ
らにこれら第一のスイッチアレー２の出力及び第二のス
イッチアレー３の出力にはそれぞれバッファアンプ６．
７がそれぞれ接続されている．このバッファアンブ６に
は、第一の電圧分圧器１を構成する抵抗Ｒ１〜Ｒ４のい
ずれか１つの上端ａ点〜ｄ点の電圧が印加されるように
、制御信号５Ａ〜５Ｄに基づき第一のスイッチアレー２
を構成する複数のスイッチ８１〜Ｓ６の開閉が制御され
る．また、バッファアンプ７には、第一のスイッチアレ
ー２で選択された第一の電圧分圧器１を構成する抵抗Ｒ
１〜Ｒ４の下端の電圧が印加されるように、制御信号５
Ａ〜５Ｄに基づき第二のスイッチアレー３を構成する複
数のスイッチ８７〜Ｓ１２の開閉が制御される．更に、
第二の電圧分圧器８を構成する複数の抵抗Ｒ５〜Ｒ８の
接続点ｅ点〜ｈ点は電圧分圧器８の分圧出力点であり、
それぞれの出力は複数の比較器９Ａ〜９Ｄの入力の一つ
に接続され、サンプル・ホールド回路１０の出力とそれ
ぞれ比較される．論理変換回路１１は比較器９Ｂ〜９Ｄ
の比較結果を入力とし、比較器の反転位置検出と符号変
換を行なう．また、比較器９Ａの出力は制御回路４に入
力される． 次に、本実施例のＡ ／ Ｉ）変換動作を説明する．ま
ず、アナログ入力電圧ＶＳはサンプル・ホールド回路１
０でサンプリングクロックｆｓに基づきサンプリングさ
れ、保持される．このホールドされたアナログ入力電圧
は複数の比較器９Ａ〜９Ｂの入力端子に一斉に印加され
る． 次に、制御回路４は制御信号５Ａと５Ｄをハイレベルと
し、制御信号５Ｂと５Ｃをロウレベルとする．これによ
り、第一のスイッチアレー２を楕戒する複数のスイッチ
８１〜Ｓ６のうちスイッチＳＬ，３２，Ｓ６の開閉が制
御されるので、第一の電圧分圧器１を構戒する複数の抵
抗器Ｒ１〜Ｒ４のうち抵抗器Ｒ２の上端（ｂ点）の電圧
がバッファアンプ６の一方の入力に印加される．同時に
第二のスイッチアレー３を構成する複数のスイッチＳ７
〜Ｓ１２のうちスイッチＳ７，Ｓ８，Ｓ１２の開閉が制
御されるので、抵抗器Ｒ２の下端（ａ点）の電圧がバッ
ファアンプ７の一方の入力に印加される． 次に、バッファアンプ６の出力は第二の電圧分圧器８の
上端（ｈ点）に接続され、同様にバッファアンプ７の出
力は第二の電圧分圧器８の下端に接続されている．また
、比較器９Ａの基準入力端子には第二の電圧分圧器８の
出力点ｈが接続されているため、比較器９Ａは先に述べ
たサンプルホールドされたアナログ入力電圧と、第一の
電圧分圧器１の出力点ｂ、すなわち第一の電圧分圧器１
の中点の電圧との比較を行なう．このとき、第一の電圧
分圧器１の中点の電圧よりアナログ入力電圧の方が大き
ければ、比較器９Ａの出力は１となって制御回路４の最
上位ビット出力１２Ｄは１となる．逆に、第一の電圧分
圧器１の中点の電圧よりアナログ入力電圧の方が小さけ
れば、比較器９Ａの出力はＯとなって制御回路４の最上
位ビット出力１２ＤをＯにする．このように、第一の電
圧分圧器１の中点ｂの電圧がアナログ入力電圧ＶＳより
小さいときは、上述したように、制御回路４の最上位ビ
ット出力１２Ｄは１となるが、同時に制御信号５Ａがロ
ウレベル、制御信号５Ｂがハイレベルとなる．従って、
第一のスイッチアレー２を楕戒する複数のスイッチ８１
〜Ｓ６のうちスイッチＳ６がオフになり、スイッチＳ５
がオンになる．すると、バッファアンプ６へは第一の電
圧分圧器１の出力点ｄの電圧が印加されるので、比較器
９Ａはこの出力点ｄの電圧とアナログ入力電圧との比較
を行なう．このとき、第一の電圧分圧器１の出力点ｄの
電圧よりアナログ入力電圧の方が大きければ、比較器９
Ａの出力は１となって制御回路４の第２位のビット出力
１２Ｃを１にし、同時に制御回路４のオーバレンジ出力
１２Ｅも１となる．逆に、第一の電圧分圧器１の出力点
ｄの電圧よりアナログ入力電圧の方が小さければ、比較
器９Ａの出力はＯとなり、制御信号５Ｃを１、制御信号
５ＤをＯに変化させる．これにより、第一スイッチアレ
ー２を構成するスイッチＳ１へ８６のうちスイッチＳ１
と８２がオフし、スイッチＳ３と８４がオンとなるので
、バッファアンプ６には第一の電圧分圧器１の出力点Ｃ
の電圧が印加され、比較器９Ａはその出力点Ｃの電圧と
アナログ入力電圧との比較動作を行なう．このとき、第
一の電圧分圧器１の出力点Ｃの電圧よりアナログ入力電
圧の方が大きければ、比較器９Ａの出力は１となって制
御回路４の第２位ビット出力１２Ｃは１となる．逆に、
第一の電圧分圧器１の出力点Ｃの電圧よりアナログ入力
電圧の方が小さければ、比較器９Ａの出力は０となって
制御回Ｒ４の第２位ビット出力１２ＣはＯとなり、一連
の制御を終了する． ところで、上述した一連の制御により第一のスイッチア
レー２を楕戒する複数のスイッチ８１〜Ｓ６の開閉が行
なわれたが、同時に第二のスイッチアレ−３を構成する
複数のスイッチ８７〜ＳＬ２の開閉も同様に行なわれる
．しかも、第一の電圧分圧器１を構或する複数の抵抗器
Ｒ１〜Ｒ４の各抵抗器の下端地気およびａ〜Ｃ点の電圧
がバッファアンブ７の入力に印加されるように、第二の
スイッチアレー３を構成する複数のスイッチ８７〜Ｓ１
２の開閉が制御される．それ故、第一の電圧分圧器１の
出力点ｄの電圧がバッファアンプ６に印加されていると
きには、第一の電圧分圧器１の出力点Ｃの電圧はバッフ
ァアンプ７の入力に印加される．しかるに、第二の電圧
分圧器８はバッファアンプ６の出力およびバッファアン
プ７の出力との間に接続されているため、第二の電圧分
圧器８は第一の電圧分圧器１の抵抗器Ｒ４の生ずる電位
差をさらに細分化することができる．従って、第二の電
圧分圧器８の各出力とアナログ入力電圧とを比較器９Ｂ
〜９Ｄで並列比較を行ない、その比較結果を論理変換回
路１１で２ビットのデジタル出力に変換することにより
、さらに分解能の高いデジタル出力を得ることができる
．すなわち、制御回路４の２ビット出力と論理変換回路
１１の２ビット出力とを合わせて、４ビットのＡ／Ｄ変
換器とすることができる． 第２図は本発明の第二の実施例を示すＡ／Ｄ変換器の回
路図である． 第２図に示すように、本実施例は前述した第一の実施例
と比較し、第一および第二のスイッチアレー２および３
を一つにまとめ、しかもアレーを楕成する各スイッチ８
１〜Ｓ１２の開閉制御をスイッチＳ１３〜Ｓ２０に変え
たものである．まず、制御回路４からの制御信号５Ａ〜
５Ｄのうち制御信号５Ａだけがハイレベル、他の制御信
号５Ｂ〜５Ｄはロウレベルになると、スイッチＳ１９と
８２０がオンし他のスイッチはすべてオフとなる．それ
故第一の電圧分圧器１の出力点ａの電圧がバッファアン
プ６へ印加されるので、比較器９Ａは出力点ａの電圧と
アナログ入力電圧との比較を行なう．このとき、第一の
電圧分圧器１の出力点ａの電圧よりアナログ入力電圧の
方が大きければ、比較器９Ａの出力は１となるので、制
御回路４は制御信号５Ａをロウレベルに変化させ、かわ
りに制御信号５Ｂだけをハイレベルにする． 次に、この制御信号５Ｂにより、スイッチＳ１７と３１
８がオンし、他のスイッチはすべてオフなるので、第一
の電圧分圧器１の出力点ｂの電圧がバッファアンプ６に
印加される．比較器９Ａは第一の電圧分圧器１の出力点
ｂの電圧とアナログ入力電圧との比較を行ない、このと
き第一の電圧分圧器１の出力点ｂの電圧よりアナログ入
力電圧の方が大きければ比較器９Ａの出力はｌとなって
、制御回路４は制御信号５Ａ〜５Ｂの状態を変化させる
．逆に、第一の電圧分圧器１の出力点ｂの電圧よりアナ
ログ入力電圧の方が小さければ、制御回路４は制御信号
５八〜５Ｄの状態を保持し、第一の電圧分圧器１の出力
点ｂに対応するデジタル値として最上位ビットのデジタ
ル出力１２Ｄをロウレベル、第２位ビットのデジタル出
力１２Ｃをハイレベルにする．このとき、第一の電圧分
圧器１の出力点ａの電圧がバツファアンプ７に印加され
ているので、第二の電圧分圧器８によってさらにＡ／Ｄ
変換動作が行なわれるのは前述した第一の実施例の場合
と同様である．ところで、上述した二つの実施例におい
て、第一の電圧分圧器１の分解能を２ビット、第二の電
圧分圧器８の分解能を２ビットとして説明したが、本発
明はこれらの組合せに制限されることはない．すなわち
、必要なデジタル出力の分解能をＮビット、第一の電圧
分圧器１の分解能をＰビット、第二の電圧分圧器８の分
解能をＱビットとすれば、Ｎ＝Ｐ＋Ｑを満足するすべて
の正の整数の組合わせとすることができるのは明らかで
ある．〔発明の効果〕 以上説明したように、本発明のＡ／Ｄ変換器は、第一の
電圧分圧器を構成する抵抗器の両端の電圧を第二の電圧
分圧器へ印加できるように、スイッチアレーの開閉を制
御回路から制御することにより、従来の逐次比較方式Ａ
／Ｄ変換器のように、スイッチがＮ個直列に接続される
こと、および従来の並列比較方式Ａ／Ｄ変換器のように
、（２Ｎ−１）個の比較器を必要とすることもなく、し
かも特殊な回路を必要としないので、比較的構成が簡単
になり、モノリシック集積回路として構或することも容
易である上、高分解能且つ高速化を実現できるという効
果がある．
、特に複数の電圧分圧器および比較器を用いたＡ／Ｄ変
換器に間する． 〔従来の技術〕 従来、かかるＡ／Ｄ変換器、特に高速Ａ／Ｄ変換器の多
くは並列比較方式もしくは逐次比較方式を用いている．
並列比較方式のＡ／Ｄ変換器は基準電圧を２Ｎ分割する
電圧分圧器のそれぞれ異なった出力電圧を比較基準値と
した（２”−１）個の比較器に同時にアナログ入力電圧
を印加し、それぞれの比較器で基準値との大小を判定す
ることにより、その結果を符号化してデジタル出力とす
るものである．一方、逐次比較方式のＡ／Ｄ変換器は基
準電圧を２Ｎ分割する電圧分圧器のそれぞれの出力点の
中からアナログ入力電圧と等しい点を選択するようにス
イッチアレーのスイッチを順次開閉し、その結果をデジ
タル出力とするものである．尚、ＮはＡ／Ｄ変換器の有
するビット数である． 第３図はかかる従来の一例を示す並列比較方式Ａ／Ｄ変
換器の回路図である． 第３図に示すように、従来のかかるＡ／Ｄ変換器は基準
電圧Ｖ＾と接地電位ＧＮＤ間に接続された複数の抵抗Ｒ
１〜Ｒ８で構成され且つそれらの抵抗間の接続点ｉ〜０
から基準電圧出力を取りだす電圧分圧器ＩＡと、サンプ
ル・ホールド回路１０と比較回路ｌ３と位置検出論理回
路ｌ４および符号変換回路１５とを有し、ビット数Ｎが
３の場合である．また、電圧分圧器ＩＡの複数の出力１
％ Ｏ点は複数の比較器１３Ａ〜１３Ｇの比較基準入
力にそれぞれ接続されている．位置検出論理回路１４は
複数の論理ゲート１４Ａ〜１４Ｇで構成され、位置検出
論理回路１４の出力はデジタル出力１２Ａ〜１２Ｃを持
つ符号変換回路１５に接続されている．更に、サンプル
・ホールド回路１０はアナログ入力電圧ＶＩＮをサンプ
リング・クロックｆｓでサンプリングし、しかる後これ
を保持する． 次に、かかるＡ／Ｄ変換器の回路動作を説明する． まず、サンプル・ホールド回路１０において、クロック
ｆｓでサンプリングされ、しかる後保持されたアナログ
入力電圧ＶＩＮは異なった比較基準値を持つ複数の比較
器１３Ａ〜１３Ｇからなる比較回路ｌ３に同時に印加さ
れる．すると、アナログ入力電圧ｖＩＮが比較基準より
大きい比較器の出力はすべて低レベル、すなわち“０”
となる．逆に、アナログ入力電圧ＶＩＮが比較基準より
小さい比較器の出力はすべて高レベル、すなわち″１”
となる．従って、アナログ入力電圧■１Ｈの値によって
その出力が“Ｏ”になる比較器と“１”になる比較器と
に分けられる． 次に、位置検出論理回路１４は出力が“０”になってい
る比較器と出力が“１“になっている比較器の境界を検
出し、論理ゲート１４Ａ〜１４Ｇのうち境界の位置に対
応したゲートの出力を“１″にする．この位置検出論理
回路１４の出力を符号変換回路１５によって符号化，し
、２°，２１ ．２２ビットにそれぞれ相当する出力端
子１２Ａ．１２Ｂ．１２Ｃにデジタル値を出力している
． 第４図は従来の他の例を示す逐次比較方式Ａ／Ｄ変換器
の回路図である． 第４図に示すように、かかる逐次比較方式のＡ／Ｄ変換
器はビット数Ｎが３の場合であり、基準電圧Ｖ８と接地
電位ＧＮＤ間に直列接続された複数の抵抗Ｒ１〜Ｒ８で
構或され且つそれらの抵抗間の接続点１〜０から基準電
圧出力をとり出す電圧分圧器ＩＡと、複数のスイッチ８
２０〜Ｓ３２を有し且つこれらのスイッチは複数の制御
ライン５Ａ〜５Ｆによって開閉を制御されるスイッチア
レー２Ａとサンプル・ホールド回路１０と、比較器１６
と、制御回路４Ａとを有している． 上述した電圧分圧器ＩＡの出力ｔ〜０からは、スイッチ
Ｓ２０−３３２を介してアレーの出力へ至る８つの経路
があり、各経路には３つのスイッチが配置される．スイ
ッチアレー２人の出力は比較器ｌ６の入力の一つに接続
され、またアナログ入力電圧ＶＩＮがサンプル・ホール
ド回路１０でサンプリングされた後ホールドされた電圧
が比較器１６の他の入力に接続される．この比較器１６
の出力は制御回路４Ａに接続され、制御回路４Ａは先に
述べた制御ライン５Ａ〜５Ｆとデジタル出力端子１２Ａ
〜１２０とに接続されている．次に、かかる逐次比較方
式のＡ／Ｄ変換器の回路動作を説明する． 最初に、サンプル・ホールド回路１０でアナログ入力電
圧ＶＩＮをクロックｆｓによりサンプリングし、しかる
後保持する． 次に、制御回路４Ａは複数の制御ライン５Ａ〜５Ｆによ
り電圧分圧器ＩＡの中間点、すなわち出力ｌ点電圧をス
イッチアレー２Ａの出力に接続するように、スイッチ８
２０〜Ｓ３２の開閉制御を行う．その結果、電圧分圧器
ＩＡの出力１点の電圧は比較器１６によってアナログ入
力電圧ＶＩＮと比較される．ここで、アナログ入力電圧
ＶＩＮが電圧分圧器１Ａの出力１点の電圧より大きいと
、比較器１６の出力は“１″となり、制御回路４Ａの最
上位ビット出力１２Ｃは″１”のままである．しかし、
逆にアナログ入力電圧ＶＩＮが電圧分圧器１Ａの出力ｊ
点の電圧より小さいと、比較器１６の出力は″Ｏｎとな
り、制御回路４Ａの最上位ビット出力１２Ｃは″１″か
ら″Ｏ″へ変化する．すなわち、制御回路４Ａの各ビッ
トは上述した最上位ビット出力の決定時と同様に“１″
にセットされ、比較器１６によって比較が行なわれる．
次に、そのビット出力は比較器１６の比較結果に応じて
“１″にとどまるか、あるいは″Ｏ″に変化する． 以上の逐次比較動作が最下位ビットまで終了したとき、
アナログ入力電圧ＶＩＮのデジタル変換値が２０ ．２
１ ．２２ビットを表わす出力端子１２Ａ，１２Ｂ，１
２Ｃに得られる． 〔発明が解決しようとする課題〕 上述した並列比較方式のＡ／Ｄ変換器は、先に述べたよ
うに、Ａ／Ｄ変換器の有するビット数をＮとすると、（
２”−１）個の比較器を有している．しかるに、Ａ／Ｄ
変換器の有するビット数Ｎを増して変換精度を上げよう
とすると、数多くの且つ高分解能の比較器を必要とする
．従って、このような比較器は必然的に回路を複雑とし
、並列比較方式のＡ／Ｄ変換器をモノリシツク集積回路
化する場合にチップ面積を増大させるという欠点がある
． また、上述した逐次比較方式のＡ／Ｄ変換器はビット数
Ｎを増して変換精度を上げるにつれて数多くのスイッチ
を必要とする．すなわち、Ａ／Ｄ変換器がＮ個のビット
を有する場合は、（２”ｌ−３）個のスイッチを必要と
し、しかもそれらのスイッチは電圧分圧器の各出力点か
らスイッチアレーの出力に至る各経路にＮ個直列に接続
されることになる．従って、この逐次比較方式のＡ／Ｄ
変換器は１回のＡ／Ｄ変換にスイッチをＮ回開閉する必
要があり、また前述した並列比較方式に比べてもＮ倍の
クロツク周波数ｆ０を必要とし、スイッチアレーの中の
複数のスイッチと比較器及び制御回路はクロック周波数
ｆ０に応じた高速動作を行なわねばならず、設計が困難
になるという欠点がある． 本発明の目的は、かかる回路の複雑化を避け、集積回路
化に適合させるとともに、高速且つ高分解能のＡ／Ｄ変
換器を提供することにある．〔課題を解決するための手
段〕 本発明のＡ／Ｄ変換器は、第一の基準電圧および第二の
基準電圧間に接続された第一の電圧分圧回路と、オーバ
レンジを含むデジタル値を出力するとともに制御信号を
作成する制御回路と、前記制御回路からの制御信号で開
閉を制御され且つ前記第一の電圧分圧回路の分圧電圧を
出力する複数のスイッチを有するスイッチ回路と、前記
第一の電圧分圧回路の出力電圧をさらに分圧する第二の
電圧分圧回路と，アナログ入力電圧をサンプリングして
保持するサンプル・ホールド回路と、前記第二の電圧分
圧回路の複数の出力をそれぞれ比較基準とし且つ前記サ
ンプル・ホールド回路からのアナログ電圧との比較動作
を行なう複数の比較器と、前記複数の比較器の出力を入
力とする論理変換回路とを含み、前記制御回路のオーバ
レンジを含むデジタル値出力を上位ビットとし且つ前記
論理変換回路のデジタル値出力を下位ビットとするよう
に構成される． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第ｌ図は本発明の第一の実施例を示すＡ／Ｄ変換器の回
路図である． 第１図に示すように、本実施例は第一の基準電圧ＶＲお
よび第二の基準電圧ＧＮＤ間に接続された複数の抵抗Ｒ
１〜Ｒ４からなる第一の電圧分圧器１と、オーバレンジ
１２Ｅを含むデジタル値２２および２３をそれぞれ出力
端子１２Ｃおよび１２Ｄに出力するとともに制御信号５
Ａ〜５Ｄを作戒する制御回路４と、この制御回路４から
の制御信号５Ａ〜５Ｄにより開閉を制御され且つ第一の
電圧分圧器１を構成する各抵抗Ｒ１〜Ｒ４による分圧電
圧を出力するためのａ点〜ｄ点に接続されたスイッチ８
１〜Ｓ６を有する第一のスイッチアレー２と、同様に分
圧電圧を出力するためのスイッチ８７〜Ｓ１２を有する
第二のスイッチアレー３と、これら第一および第二のス
イツチアレー２．３のそれぞれの出力に接続された２つ
のバッファアンブ６および７と、バツファアンプ６．７
のそれぞれの出力端子間に接続された複数の抵抗Ｒ５〜
Ｒ８からなる第二の電圧分圧器８と、アナログ入力電圧
ＶＳを周波数ｆｓのクロックでサンプリングしたあと保
持するサンプル・ホールド回路（Ｓ／Ｈ）１０と、第二
の電圧分圧器８の複数の出力点ｅ〜ｈの電圧とサンプル
・ホールド回路１０の出力電圧との比較を行なう複数の
比較器９Ａ〜９Ｄと、これら複数の比較器９Ａ〜９Ｄの
うち比較器９Ｂ〜９Ｄの出力を入力としてデジタル値２
０および２！をそれぞれ出力端子１２Ａおよび１２Ｂに
出力する論理変換回路１１とを有している． かかるＡ／Ｄ変換回路について更に詳細に説明する．第
一のスイッチアレー２と第二のスイッチアレー３を構成
する複数のスイッチ８１〜Ｓ１２は制御回路４からの制
御信号５八〜５Ｂによってそれぞれ開閉を制御され、さ
らにこれら第一のスイッチアレー２の出力及び第二のス
イッチアレー３の出力にはそれぞれバッファアンプ６．
７がそれぞれ接続されている．このバッファアンブ６に
は、第一の電圧分圧器１を構成する抵抗Ｒ１〜Ｒ４のい
ずれか１つの上端ａ点〜ｄ点の電圧が印加されるように
、制御信号５Ａ〜５Ｄに基づき第一のスイッチアレー２
を構成する複数のスイッチ８１〜Ｓ６の開閉が制御され
る．また、バッファアンプ７には、第一のスイッチアレ
ー２で選択された第一の電圧分圧器１を構成する抵抗Ｒ
１〜Ｒ４の下端の電圧が印加されるように、制御信号５
Ａ〜５Ｄに基づき第二のスイッチアレー３を構成する複
数のスイッチ８７〜Ｓ１２の開閉が制御される．更に、
第二の電圧分圧器８を構成する複数の抵抗Ｒ５〜Ｒ８の
接続点ｅ点〜ｈ点は電圧分圧器８の分圧出力点であり、
それぞれの出力は複数の比較器９Ａ〜９Ｄの入力の一つ
に接続され、サンプル・ホールド回路１０の出力とそれ
ぞれ比較される．論理変換回路１１は比較器９Ｂ〜９Ｄ
の比較結果を入力とし、比較器の反転位置検出と符号変
換を行なう．また、比較器９Ａの出力は制御回路４に入
力される． 次に、本実施例のＡ ／ Ｉ）変換動作を説明する．ま
ず、アナログ入力電圧ＶＳはサンプル・ホールド回路１
０でサンプリングクロックｆｓに基づきサンプリングさ
れ、保持される．このホールドされたアナログ入力電圧
は複数の比較器９Ａ〜９Ｂの入力端子に一斉に印加され
る． 次に、制御回路４は制御信号５Ａと５Ｄをハイレベルと
し、制御信号５Ｂと５Ｃをロウレベルとする．これによ
り、第一のスイッチアレー２を楕戒する複数のスイッチ
８１〜Ｓ６のうちスイッチＳＬ，３２，Ｓ６の開閉が制
御されるので、第一の電圧分圧器１を構戒する複数の抵
抗器Ｒ１〜Ｒ４のうち抵抗器Ｒ２の上端（ｂ点）の電圧
がバッファアンプ６の一方の入力に印加される．同時に
第二のスイッチアレー３を構成する複数のスイッチＳ７
〜Ｓ１２のうちスイッチＳ７，Ｓ８，Ｓ１２の開閉が制
御されるので、抵抗器Ｒ２の下端（ａ点）の電圧がバッ
ファアンプ７の一方の入力に印加される． 次に、バッファアンプ６の出力は第二の電圧分圧器８の
上端（ｈ点）に接続され、同様にバッファアンプ７の出
力は第二の電圧分圧器８の下端に接続されている．また
、比較器９Ａの基準入力端子には第二の電圧分圧器８の
出力点ｈが接続されているため、比較器９Ａは先に述べ
たサンプルホールドされたアナログ入力電圧と、第一の
電圧分圧器１の出力点ｂ、すなわち第一の電圧分圧器１
の中点の電圧との比較を行なう．このとき、第一の電圧
分圧器１の中点の電圧よりアナログ入力電圧の方が大き
ければ、比較器９Ａの出力は１となって制御回路４の最
上位ビット出力１２Ｄは１となる．逆に、第一の電圧分
圧器１の中点の電圧よりアナログ入力電圧の方が小さけ
れば、比較器９Ａの出力はＯとなって制御回路４の最上
位ビット出力１２ＤをＯにする．このように、第一の電
圧分圧器１の中点ｂの電圧がアナログ入力電圧ＶＳより
小さいときは、上述したように、制御回路４の最上位ビ
ット出力１２Ｄは１となるが、同時に制御信号５Ａがロ
ウレベル、制御信号５Ｂがハイレベルとなる．従って、
第一のスイッチアレー２を楕戒する複数のスイッチ８１
〜Ｓ６のうちスイッチＳ６がオフになり、スイッチＳ５
がオンになる．すると、バッファアンプ６へは第一の電
圧分圧器１の出力点ｄの電圧が印加されるので、比較器
９Ａはこの出力点ｄの電圧とアナログ入力電圧との比較
を行なう．このとき、第一の電圧分圧器１の出力点ｄの
電圧よりアナログ入力電圧の方が大きければ、比較器９
Ａの出力は１となって制御回路４の第２位のビット出力
１２Ｃを１にし、同時に制御回路４のオーバレンジ出力
１２Ｅも１となる．逆に、第一の電圧分圧器１の出力点
ｄの電圧よりアナログ入力電圧の方が小さければ、比較
器９Ａの出力はＯとなり、制御信号５Ｃを１、制御信号
５ＤをＯに変化させる．これにより、第一スイッチアレ
ー２を構成するスイッチＳ１へ８６のうちスイッチＳ１
と８２がオフし、スイッチＳ３と８４がオンとなるので
、バッファアンプ６には第一の電圧分圧器１の出力点Ｃ
の電圧が印加され、比較器９Ａはその出力点Ｃの電圧と
アナログ入力電圧との比較動作を行なう．このとき、第
一の電圧分圧器１の出力点Ｃの電圧よりアナログ入力電
圧の方が大きければ、比較器９Ａの出力は１となって制
御回路４の第２位ビット出力１２Ｃは１となる．逆に、
第一の電圧分圧器１の出力点Ｃの電圧よりアナログ入力
電圧の方が小さければ、比較器９Ａの出力は０となって
制御回Ｒ４の第２位ビット出力１２ＣはＯとなり、一連
の制御を終了する． ところで、上述した一連の制御により第一のスイッチア
レー２を楕戒する複数のスイッチ８１〜Ｓ６の開閉が行
なわれたが、同時に第二のスイッチアレ−３を構成する
複数のスイッチ８７〜ＳＬ２の開閉も同様に行なわれる
．しかも、第一の電圧分圧器１を構或する複数の抵抗器
Ｒ１〜Ｒ４の各抵抗器の下端地気およびａ〜Ｃ点の電圧
がバッファアンブ７の入力に印加されるように、第二の
スイッチアレー３を構成する複数のスイッチ８７〜Ｓ１
２の開閉が制御される．それ故、第一の電圧分圧器１の
出力点ｄの電圧がバッファアンプ６に印加されていると
きには、第一の電圧分圧器１の出力点Ｃの電圧はバッフ
ァアンプ７の入力に印加される．しかるに、第二の電圧
分圧器８はバッファアンプ６の出力およびバッファアン
プ７の出力との間に接続されているため、第二の電圧分
圧器８は第一の電圧分圧器１の抵抗器Ｒ４の生ずる電位
差をさらに細分化することができる．従って、第二の電
圧分圧器８の各出力とアナログ入力電圧とを比較器９Ｂ
〜９Ｄで並列比較を行ない、その比較結果を論理変換回
路１１で２ビットのデジタル出力に変換することにより
、さらに分解能の高いデジタル出力を得ることができる
．すなわち、制御回路４の２ビット出力と論理変換回路
１１の２ビット出力とを合わせて、４ビットのＡ／Ｄ変
換器とすることができる． 第２図は本発明の第二の実施例を示すＡ／Ｄ変換器の回
路図である． 第２図に示すように、本実施例は前述した第一の実施例
と比較し、第一および第二のスイッチアレー２および３
を一つにまとめ、しかもアレーを楕成する各スイッチ８
１〜Ｓ１２の開閉制御をスイッチＳ１３〜Ｓ２０に変え
たものである．まず、制御回路４からの制御信号５Ａ〜
５Ｄのうち制御信号５Ａだけがハイレベル、他の制御信
号５Ｂ〜５Ｄはロウレベルになると、スイッチＳ１９と
８２０がオンし他のスイッチはすべてオフとなる．それ
故第一の電圧分圧器１の出力点ａの電圧がバッファアン
プ６へ印加されるので、比較器９Ａは出力点ａの電圧と
アナログ入力電圧との比較を行なう．このとき、第一の
電圧分圧器１の出力点ａの電圧よりアナログ入力電圧の
方が大きければ、比較器９Ａの出力は１となるので、制
御回路４は制御信号５Ａをロウレベルに変化させ、かわ
りに制御信号５Ｂだけをハイレベルにする． 次に、この制御信号５Ｂにより、スイッチＳ１７と３１
８がオンし、他のスイッチはすべてオフなるので、第一
の電圧分圧器１の出力点ｂの電圧がバッファアンプ６に
印加される．比較器９Ａは第一の電圧分圧器１の出力点
ｂの電圧とアナログ入力電圧との比較を行ない、このと
き第一の電圧分圧器１の出力点ｂの電圧よりアナログ入
力電圧の方が大きければ比較器９Ａの出力はｌとなって
、制御回路４は制御信号５Ａ〜５Ｂの状態を変化させる
．逆に、第一の電圧分圧器１の出力点ｂの電圧よりアナ
ログ入力電圧の方が小さければ、制御回路４は制御信号
５八〜５Ｄの状態を保持し、第一の電圧分圧器１の出力
点ｂに対応するデジタル値として最上位ビットのデジタ
ル出力１２Ｄをロウレベル、第２位ビットのデジタル出
力１２Ｃをハイレベルにする．このとき、第一の電圧分
圧器１の出力点ａの電圧がバツファアンプ７に印加され
ているので、第二の電圧分圧器８によってさらにＡ／Ｄ
変換動作が行なわれるのは前述した第一の実施例の場合
と同様である．ところで、上述した二つの実施例におい
て、第一の電圧分圧器１の分解能を２ビット、第二の電
圧分圧器８の分解能を２ビットとして説明したが、本発
明はこれらの組合せに制限されることはない．すなわち
、必要なデジタル出力の分解能をＮビット、第一の電圧
分圧器１の分解能をＰビット、第二の電圧分圧器８の分
解能をＱビットとすれば、Ｎ＝Ｐ＋Ｑを満足するすべて
の正の整数の組合わせとすることができるのは明らかで
ある．〔発明の効果〕 以上説明したように、本発明のＡ／Ｄ変換器は、第一の
電圧分圧器を構成する抵抗器の両端の電圧を第二の電圧
分圧器へ印加できるように、スイッチアレーの開閉を制
御回路から制御することにより、従来の逐次比較方式Ａ
／Ｄ変換器のように、スイッチがＮ個直列に接続される
こと、および従来の並列比較方式Ａ／Ｄ変換器のように
、（２Ｎ−１）個の比較器を必要とすることもなく、し
かも特殊な回路を必要としないので、比較的構成が簡単
になり、モノリシック集積回路として構或することも容
易である上、高分解能且つ高速化を実現できるという効
果がある．
第１図は本発明の第一の実施例を示すＡ／Ｄ変換器の回
路図、第２図は本発明の第二の実施例を示すＡ／Ｄ変換
器の回路図、第３図は従来の一例を示す並列比較方式Ａ
／Ｄ変換器の回路図、第４図は従来の他の例を示す逐次
比較方式Ａ／Ｄ変換器の回路図である．
路図、第２図は本発明の第二の実施例を示すＡ／Ｄ変換
器の回路図、第３図は従来の一例を示す並列比較方式Ａ
／Ｄ変換器の回路図、第４図は従来の他の例を示す逐次
比較方式Ａ／Ｄ変換器の回路図である．
Claims (1)
- 第一の基準電圧および第二の基準電圧間に接続された第
一の電圧分圧回路と、オーバレンジを含むデジタル値を
出力するとともに制御信号を作成する制御回路と、前記
制御回路からの制御信号で開閉を制御され且つ前記第一
の電圧分圧回路の分圧電圧を出力する複数のスイッチを
有するスイッチ回路と、前記第一の電圧分圧回路の出力
電圧をさらに分圧する第二の電圧分圧回路と、アナログ
入力電圧をサンプリングして保持するサンプル・ホール
ド回路と、前記第二の電圧分圧回路の複数の出力をそれ
ぞれ比較基準とし且つ前記サンプル・ホールド回路から
のアナログ電圧との比較動作を行なう複数の比較器と、
前記複数の比較器の出力を入力とする論理変換回路とを
含み、前記制御回路のオーバレンジを含むデジタル値出
力を上位ビットとし且つ前記論理変換回路のデジタル値
出力を下位ビットとすることを特徴とするＡ／Ｄ変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157643A JP2797455B2 (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157643A JP2797455B2 (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322625A true JPH0322625A (ja) | 1991-01-31 |
| JP2797455B2 JP2797455B2 (ja) | 1998-09-17 |
Family
ID=15654210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157643A Expired - Lifetime JP2797455B2 (ja) | 1989-06-19 | 1989-06-19 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797455B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881328A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | Ａ／ｄ変換器 |
| JPS592428A (ja) * | 1982-06-26 | 1984-01-09 | Toshiba Corp | アナログ−デイジタル変換回路 |
-
1989
- 1989-06-19 JP JP1157643A patent/JP2797455B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881328A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | Ａ／ｄ変換器 |
| JPS592428A (ja) * | 1982-06-26 | 1984-01-09 | Toshiba Corp | アナログ−デイジタル変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2797455B2 (ja) | 1998-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8952839B2 (en) | Successive approximation register analog-to-digital converter with multiple capacitive sampling circuits and method | |
| JPH06152420A (ja) | アナログ／ディジタル変換器 | |
| JPH07162310A (ja) | コンバータ回路および信号を変換するための方法 | |
| US6433724B1 (en) | Analog-digital converter with single-ended input | |
| JPS6360568B2 (ja) | ||
| US4404544A (en) | μ-Law/A-law PCM CODEC | |
| US4908620A (en) | Analog-to-digital and digital-to-analog converter | |
| JPH0566774B2 (ja) | ||
| JPS6243570B2 (ja) | ||
| JPS6161578B2 (ja) | ||
| US5444447A (en) | Analog-digital converter with distributed sample-and-hold circuit | |
| JPS6013614B2 (ja) | アナログ−デイジタル変換器 | |
| JPH0322625A (ja) | Ａ／ｄ変換器 | |
| EP0247065B1 (en) | An untrimmed 12 bit monotonic all capacitive a to d converter | |
| JPS6271336A (ja) | Ａ／ｄ変換器 | |
| US6621444B1 (en) | High speed, low power switched-capacitor digital-to-analog converter with a precharge arrangement | |
| JPS61256826A (ja) | Ｄ／ａコンバ−タ | |
| JPH04129332A (ja) | 逐次比較型ａ／ｄ変換装置 | |
| JPS61293023A (ja) | アナログ−デイジタル変換器 | |
| JPH06224764A (ja) | Ａ／ｄ変換器 | |
| JP2980035B2 (ja) | Ａ／ｄ変換回路 | |
| KR100339542B1 (ko) | 고속 아날로그/디지털 변환기 | |
| JPS6074820A (ja) | Ａ／ｄ変換器 | |
| JPH0313123A (ja) | Ｄ／ａ変換器 | |
| JPS62155621A (ja) | アナログ−デイジタル変換器 |