JPS5924333A - アドレス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクロプロセッサに接続されるメモリある
いは人出ノｊ装置（水明１ｉ１１１１！では単にメエリ
という）にアドレスを与えるためにマイクロプロセッサ
に外付するアドレス発生回路に関し、更に詳しくは、ア
ドレス発生回路の動作をチェックする機能を有したアド
レス発生回路に関りる。

例えば、インテル社の８０８５マイクロプロはツサでは
、１６ビツトのアドレスバスを有し、イの下位８ピツ［
−のバス（△Ｄ　ｏ〜７）はアドレスとデータとの兼用
バスとなっている。即ち、下（１′７８ビツトは、マシ
ーンスデートの第１のクロックサイクルではアドレスバ
スとなり、第２及び第３３のりＬ１ツク勺イクルで・は
データバスとなるように構成されＣいる。メモリに対し
てはアドレスバス（１６ピツト）とデータバス（８ビツ
ト）を別個に与える必要があり、そこで従来より第１図
に承りようなアドレス制御回路２がマイクロプロセッサ
１に付加され用いられている。この回路は、マイクロプ
ロセッサ１の下位８ビツトＡＩ）　ｏ〜７より出力され
るアドレスを八ＬＥ（Ａｄｄｒｅｓｓ　　１−ａｔｃｈ
　　［ｎａｂｌｅ　）が出る毎にアドレスラッチ３にラ
ッチし、その出力を上位８ビツトＡＤｓ〜Ｉ５のアドレ
スと合成して１６ビツト（ＡＤｏ＝ｓ）のアドレスバス
を構成してメモリ７に与え、又△Ｄｏ〜７をデータバス
とするときはデータバス双方向バッファ４をアクティブ
状態にしてデータバスを構成づるようにしている。どこ
ろで、アドレス制御回路２が正常に動作しているかどう
かをチェックするため、アドレスを順次インクリメント
づるような回路がこれに付加されでいる。即ち、アドレ
スを＋１するような１冊命令を強制的に発生させる命令
発生回路５と、この命令発生回路５と双方向バッファ４
とを択一的にアクティブにするためのスイッチ回路６を
備えた回路が付加されている。チェック時にはスイッチ
回路６をＣ接点側に投入し命令発生回路５をアクティブ
にして、マイクロ１０レツリ１より読込み信号（ＲＤ）
を発する（叩らマイクロプロセッサ１のＣＰ　Ｕが命令
をフェッチ（Ｆｅｔｃｈ）　＄ル）　、。

ＲＤが発生づ゛る毎に命令発生回路５からはアドレスを
−１−１！する１語命令が出力される。これににす、Ｃ
Ｉ）　Ｕは内部処理のみでプログラムカウンタ（＋’）
　Ｃ＞が−！１され、その結果がアドレスＡＤｏ”・７
に出力されてメ［りに与えられる。

このようにアドレスを順次インクリメントすることにＪ
：リメモリに対してもインクリメント・されるアドレス
が与えられることを確認して、）７ドレス制御回路２の
動作をチェックすることが（・さ・るようになっている
。

（〕かしながら、１語命令を発生させるための回路は８
ヒツｌ〜のデータを発と１−さけるものであり、部品点
数が多く、又多くのヒツト数がデータバスに接続されで
いるため通常動作時の信頼性が低Ｆするといった欠点が
あった。

本発明は、このような欠点を解消するもので、−での目
的は、アドレスを＋１させるような回路を、部品点数が
少なく部品実装面積の小さい、しかもデータバスＡＤｏ
〜７に対し制御するビット数が少ないアドレス発生回路
を提供することにある。

以下、図面を用いて本発明の詳細な説明する。

第２図は本発明に係るアドレス発生回路の一実施例を示
す構成図である。第２図において第１図と異なるところ
は、ゲート２１とプルアップ抵抗群２３の部分である。

即ち、ゲート２１にはマイクロプロセッサ１のＲＤ信号
とスイッチ回路６のＣ接点信号が入力され、ゲート２１
の出力は出力スイッチ２２を介してデータバスΔＤ７に
導かれている。プルアップ抵抗８Ｙ２３は８個の抵抗よ
り構成され、データバス△Ｄ○〜７のイれぞれをこの抵
抗を介して＋５Ｖ電源にプルアップしている。

このような構成における動作を次に説明する。

（１）通常動作時 出力スイッチ２２をＯＦＦにし、スイ ッチ回路６をＤ接点側に投入する。これにより、データ
バス双方向バッファ（通常３ステートバツフアぐある）
４はアクアイブ状態どなり、−ｈゲート２１はインアク
アイブ状態となる。従って、マイク上１プＩｉｌ　ｔフ
サ１はバッファ４を介してメモリ７から順次命令をフェ
ッチすることができる。

（２）アドレス発生回路のチェック時 出力スイッチ２２をＯＮにし、スイッ チ回路６をＣ接点側に役人する。これによりバッファ４
はインアクライブ、グー１〜２１はアク５（ブ状態とな
る。一方、７−タバスＡＤｏ〜７はプルアップ抵抗２３
を介して」−５Ｖにプルアップされている。マイクロブ
Ｄ　ｔ＝ツリ１よりＲＤパルスが発せられるく即ら、Ｃ
ＰＵが命令を）Ｊツ１−リ−る）毎にゲート２１を介し
く△１〕７がＬ　ＯＷ　”レベルになる。

ＣＩ）　Ｕ　ｌよ命令フェッチ時に常に“”０１１１１
１１１　”というパターンの命令をフェッチすることど
なる。この命令を、ＣＰ　ＬＪの内部処理だけで実行の
終了する命令であると定めておくことにより、命令フェ
ッチ毎にプログラムカウンタは＋１され、その結果アド
レスバス（命令をフェッチするアドレス）は＋１される
ことになる。このようにしてアドレスを順次インクリメ
ントし、メモリ７に与えられるアドレスを調べることに
よりアドレス発生回路の動作をチエツクリ−ることがで
きる。

尚、実施例ではインテル社の８０８５マイクロプロセツ
リを使用した場合を例にとって説明したが、伯のマイク
ロプロセラ１ｙを使用した場合でも同様に制御すること
ができる。又、ゲート２１はバッファ４と同様３ステー
トバツフアで構成するのが一般的であるが、オープンコ
レクタタイプのバッファとづることもできる。尚、ゲー
ト２１が３ステートバツフアである場合は出力スイッチ
２２を省略することもできる。更に、ゲート２１の出力
で’　Ｌ　ＯＷ　”にするピッｌ〜はＡ　Ｄ　７に限ら
ず他のビットにしてもよい。

以上説明したように、本発明によれば、簡単な構成によ
りアドレス発生回路の動作のチェックがＣきる。即ち、
従来のε３ピツト構成の命令発生回路を１ビツトのグー
１−とりることかでき、部品点数す実装面積も少なくて
すむ。ノルアラ１抵抗群の分だけ部品実装面積は増加す
るが全体どしてはやはり減少４−る。又、データバスの
制御が１ビツトＣあるのＣ通常動作時の信頼性に優れ（
いる。更に、グー１−をバスから切り離づ場合Ｃ・ら１
ヒツトのスイッチで足り、従来のものが８ビツト・を要
したのに比して格段に簡略化Ｊることができる。

【図面の簡単な説明】

第１図は従来のアドレス制ｒＪ１１回路の一例を承り構
成図、第２図は本発明に係るアドレス制御回路の一実施
例を示づ一構成図である。 １・・・マイクロプロセッサ ３３・・・アドレスラッチ ４・・・ア゛−タバス双方向バツノ１ ６・・・スイッチ回路 ７・・・メモリ ２１・・・ゲート ２３・・・プルアップ抵抗ＢＹ 元１図

Claims (1)

1. 【特許請求の範囲】 マイクロブＯｔ？ツサより出力されるアドレスをメモリ
   に与え、データ転送時はデータバス双方向バッファを介
   してメモリのデータバスがマイクロプロセッサのデータ
   バスに接続されるようにしたアドレス発生回路において
   、マイクロプロセッサとデータバス双方向バッフ１との
   間のデータバスをプルアップするプルアップ抵抗群と、
   マイクロプロセッサより読取り信号が発せられる毎にデ
   ータバス双方向バッファをインアクティブにすると共に
   データバスの中の１ビツトを’ＬＯＷ”に駆動り−る手
   段とを設け、動作チェック時には、データバスの中の１
   ビツトが’　１０　Ｗ　”となる命令をマイク【」プロ
   セッサに与え、マイクロプロセッサよりインクリメント
   されて出力されたアドレスをメモリに与えることにより
   、動作チェックが行われるようにしたことを特徴とする
   アドレス発生回路。