JPS5924335A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS5924335A JPS5924335A JP13498582A JP13498582A JPS5924335A JP S5924335 A JPS5924335 A JP S5924335A JP 13498582 A JP13498582 A JP 13498582A JP 13498582 A JP13498582 A JP 13498582A JP S5924335 A JPS5924335 A JP S5924335A
- Authority
- JP
- Japan
- Prior art keywords
- input
- channel
- output
- control
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、情報処理システム、特にｒｌＬ個のチャネル
とル岡の入出力装置との間で任意に選択的に接続可能に
構成すべく、複数個のチャネルを有する入出力処理装置
を構成し、各入出力装置との間の制御を行わせるように
した情報処理システムに関するものである。
とル岡の入出力装置との間で任意に選択的に接続可能に
構成すべく、複数個のチャネルを有する入出力処理装置
を構成し、各入出力装置との間の制御を行わせるように
した情報処理システムに関するものである。
（Ｂ） 技術の背景と問題点
従来から、例えば第１図に示す如く、１つの入出力装置
（本明細書においては入出力制御装置ＩＯＣを含むこと
もある）が複数個のチャネルＣＨのいずれとも接続＝ｆ
能に構成することが知られている。なお図中１−０．１
−１は夫々チャネル、２−０．２−１は夫々入出力制御
装置、３−０．３−１は夫々入出力装置を表わしている
。
（本明細書においては入出力制御装置ＩＯＣを含むこと
もある）が複数個のチャネルＣＨのいずれとも接続＝ｆ
能に構成することが知られている。なお図中１−０．１
−１は夫々チャネル、２−０．２−１は夫々入出力制御
装置、３−０．３−１は夫々入出力装置を表わしている
。
できるが、各チャネルは各入出力制御装置ＩＯＣの稼動
状態を管理する必要があり、かつ各入出力制御装置ＩＯ
Ｃは複数のチャネルＣＨに対する接続ボートをもつこと
が必要となる。特に例えばチャネル１−０が入出力装置
３−０に対して起動を行った上で当該入出力装置３−０
との接続をオフして他の入出力装置に対する制御を行っ
ている状態では、入出力装置３−０から上記起動に対処
する割込みを上位装置に対して行うに当って他チャネル
１−１に対して行われることがあり、このように事態に
対処する制御が煩雑となる。
状態を管理する必要があり、かつ各入出力制御装置ＩＯ
Ｃは複数のチャネルＣＨに対する接続ボートをもつこと
が必要となる。特に例えばチャネル１−０が入出力装置
３−０に対して起動を行った上で当該入出力装置３−０
との接続をオフして他の入出力装置に対する制御を行っ
ている状態では、入出力装置３−０から上記起動に対処
する割込みを上位装置に対して行うに当って他チャネル
１−１に対して行われることがあり、このように事態に
対処する制御が煩雑となる。
（０） 発明の目的と構成
本発明は、上記の点を解決することを目的としており、
各入出力装置（入出力制御装置ＩＯＣを含む）は１つの
接続ポートをもつだけで足りると共にチャネルにはチャ
ネル共通部側からの指示にいわば従属する形で処理を実
行せしめるようにして、上記の問題を比較的簡単に解決
するようにすることを目的としている。そしてそのため
、本発明の情報処理システムは、マイクロプログラムに
よる制御を実行可能でかつデータ転送機能をもつチャネ
ルを複数個そなえた入出力処理装置を有すると共に当該
入出力処理装置に上記チャネルを介して接続される複数
個の入出力装置を有する情報処理システムにおいて、上
記チャネルと上記入出力装置との間の接続を任意に変更
可能に構成すると共に、上記入出力処理装置内の制御部
が上記各チャネルの稼動状態を管理し、かつ上記チャネ
ルが上記入出力装置の１つ短間の制御に当って当該ハ 制御に必要なマイクロプログラムを上記制御部から受取
って処理を行うようにしたことを特徴としている。以下
図面を参照しつつ説明する。
各入出力装置（入出力制御装置ＩＯＣを含む）は１つの
接続ポートをもつだけで足りると共にチャネルにはチャ
ネル共通部側からの指示にいわば従属する形で処理を実
行せしめるようにして、上記の問題を比較的簡単に解決
するようにすることを目的としている。そしてそのため
、本発明の情報処理システムは、マイクロプログラムに
よる制御を実行可能でかつデータ転送機能をもつチャネ
ルを複数個そなえた入出力処理装置を有すると共に当該
入出力処理装置に上記チャネルを介して接続される複数
個の入出力装置を有する情報処理システムにおいて、上
記チャネルと上記入出力装置との間の接続を任意に変更
可能に構成すると共に、上記入出力処理装置内の制御部
が上記各チャネルの稼動状態を管理し、かつ上記チャネ
ルが上記入出力装置の１つ短間の制御に当って当該ハ 制御に必要なマイクロプログラムを上記制御部から受取
って処理を行うようにしたことを特徴としている。以下
図面を参照しつつ説明する。
（Ｄ） 発明の実施例
第２図は本発明の一実施例全体図、第３図は入出力制御
装置υ）一実施例構成を示す。
装置υ）一実施例構成を示す。
第２図において、２−０．２−１．３−０１３−１は第
１図に対応し、４は入出力処理装置、５はチャネル共通
部、６−０．６−１はチャネル、７−０．７−１は夫々
接続切替部を発わしている。
１図に対応し、４は入出力処理装置、５はチャネル共通
部、６−０．６−１はチャネル、７−０．７−１は夫々
接続切替部を発わしている。
各入出力制御装置２−０．２−１は夫々１個の接続ポー
トをもっており、上述の接続切替部７−０と７−１とに
連けいされている０そして、各入出力制御装置２− Ｌ
や入出力装置Ｗ、３−Ｌの稼動状態は、チャネル共通部
５内の制御部（第３図に後述）によって管理され、当該
制御部が例えばチャネル６−０と入出力制御装置２−１
との接続を指示し、これによって接続切替部７−０はチ
ャネル６−０と入出力制御装置２−１との接続を行い、
チャネル６−０は上記制御部からの指示に対応したマイ
クロプログラムを受取って当該マイクロプログラムに対
応した処理を実行する。カお図中実線で示す線はデータ
線であシ、点線で示す線は制御線を宍わしておシ、図示
の場合、入出力割込みは各入出力制御装置からチャネル
共通部５に対して直接行うようにされる。
トをもっており、上述の接続切替部７−０と７−１とに
連けいされている０そして、各入出力制御装置２− Ｌ
や入出力装置Ｗ、３−Ｌの稼動状態は、チャネル共通部
５内の制御部（第３図に後述）によって管理され、当該
制御部が例えばチャネル６−０と入出力制御装置２−１
との接続を指示し、これによって接続切替部７−０はチ
ャネル６−０と入出力制御装置２−１との接続を行い、
チャネル６−０は上記制御部からの指示に対応したマイ
クロプログラムを受取って当該マイクロプログラムに対
応した処理を実行する。カお図中実線で示す線はデータ
線であシ、点線で示す線は制御線を宍わしておシ、図示
の場合、入出力割込みは各入出力制御装置からチャネル
共通部５に対して直接行うようにされる。
第３図は第２図図示の入出力制御装置の一実施例構成を
示している。図中の符号４．５．６．７は第２図に対応
し、８は制御装置、９は制御メモリ、１０は転送処理回
路、１１は割込み受付回路、１２−０．１２−１は夫々
チャネル内処理プロセッサ、１３−０．１３−１は夫々
チャネル内制御メモリ、１４−０．１４−１は夫々入出
力ポート・レジスタを表わしている。
示している。図中の符号４．５．６．７は第２図に対応
し、８は制御装置、９は制御メモリ、１０は転送処理回
路、１１は割込み受付回路、１２−０．１２−１は夫々
チャネル内処理プロセッサ、１３−０．１３−１は夫々
チャネル内制御メモリ、１４−０．１４−１は夫々入出
力ポート・レジスタを表わしている。
図示制御メモリ９は、チャネル共通部５における必要な
制御を行うプログラムと共に、各チャネル６−０．６−
１における制御を行うに必要なプログラムをモジュール
の形で格納している。転送処理回路１０は、制御装置８
やチャネル内処理プロセッサ１２−０、ｌ ２−１から
の依頼を受けて、主メモリＭ ＥＭとの間での情報転送
処理を行っている。割込み受付回路１１は、各入出力制
御装置（ＩＱ（−″）を経由した割込み要求を受付けて
制御装置８に通知する。制御装置８は、ホスト処理装置
ＣＰＵからの命令解読、入出力装置についての起動・転
送・終結などに必要なマイクロプログラム紮チャネル内
制御メモリ１３−〇や１３−１に対するロード、入出力
装置からの割込み要求に対応した形でのチャネル６−０
．６−１についての割当てなどの制御を行う。
制御を行うプログラムと共に、各チャネル６−０．６−
１における制御を行うに必要なプログラムをモジュール
の形で格納している。転送処理回路１０は、制御装置８
やチャネル内処理プロセッサ１２−０、ｌ ２−１から
の依頼を受けて、主メモリＭ ＥＭとの間での情報転送
処理を行っている。割込み受付回路１１は、各入出力制
御装置（ＩＱ（−″）を経由した割込み要求を受付けて
制御装置８に通知する。制御装置８は、ホスト処理装置
ＣＰＵからの命令解読、入出力装置についての起動・転
送・終結などに必要なマイクロプログラム紮チャネル内
制御メモリ１３−〇や１３−１に対するロード、入出力
装置からの割込み要求に対応した形でのチャネル６−０
．６−１についての割当てなどの制御を行う。
またチャネル肉処理グロセツザｌ ２−０．１２−１は
、制御装置８からの指示によって制御メモリη １３−０や１３−１の内容にしたがって、入出イハ ンタフェースの制御やデータ転送などを行う０チヤネル
内制御メモリ１３−０，１３−１は、チャネル６の動作
に必要なマイクロプログラムその他人出力装置制御に必
要な情報を格納する。入出力ポート・レジスタ１４−０
．１４−１は入出力装置側とのデータや制御情報をセッ
トされる。
、制御装置８からの指示によって制御メモリη １３−０や１３−１の内容にしたがって、入出イハ ンタフェースの制御やデータ転送などを行う０チヤネル
内制御メモリ１３−０，１３−１は、チャネル６の動作
に必要なマイクロプログラムその他人出力装置制御に必
要な情報を格納する。入出力ポート・レジスタ１４−０
．１４−１は入出力装置側とのデータや制御情報をセッ
トされる。
制御装置８は、ホスト処理装置ＣＰＵからの命令を受信
すると、チャネル６−０．６−１の動作状態を識別する
（制御メモリ９内のサブチャネル・メモリから）。例え
ばチャネル６−０がフリーであれば、チャネル内１；制
御メモリ１３−０に対して必要なマイクロプログラムを
制御メモリ９からロードして、チャネル６−Ｏ（二起動
指示を行う。
すると、チャネル６−０．６−１の動作状態を識別する
（制御メモリ９内のサブチャネル・メモリから）。例え
ばチャネル６−０がフリーであれば、チャネル内１；制
御メモリ１３−０に対して必要なマイクロプログラムを
制御メモリ９からロードして、チャネル６−Ｏ（二起動
指示を行う。
チャネル６−０は、当該指示にしたがって入出力装置１
０の起動を行うように動作し、データ転送の必要がおれ
ば、転送処理回路ｌＯに要求（ＭＥＭのロード／ストア
）を上げる。また、以前に例えばチャネル６−０からの
指示によって動作していた入出力装置３−０（第２図）
からの割込み要求が発生したとすると、第３図図示の割
込受付回路１１がこの要求を受取り、制御装置８に通知
する。
０の起動を行うように動作し、データ転送の必要がおれ
ば、転送処理回路ｌＯに要求（ＭＥＭのロード／ストア
）を上げる。また、以前に例えばチャネル６−０からの
指示によって動作していた入出力装置３−０（第２図）
からの割込み要求が発生したとすると、第３図図示の割
込受付回路１１がこの要求を受取り、制御装置８に通知
する。
制御装置８は、当該時点でチャネル６−０．６−１のう
ちいずれかフリーであるものを選択して、必要なマイク
ロプログラムをロードせしめて起動指示を行う。
ちいずれかフリーであるものを選択して、必要なマイク
ロプログラムをロードせしめて起動指示を行う。
（→ 発明の詳細
な説明した如く、本発明によれば、各チャネルと各入出
力装置とを任意に結合することが可能となり、かつ各チ
ャネルの状態や各入出力装置の状態はチャネル共通部に
よって管理され、チャネルはチャネル共通部からの指示
に応じていわば従属的な形で処理を実行するようにされ
ている。このために、上記任意の結合態様を自由にとシ
得ると共に各チャネルの構成を大幅に簡易化することが
できる。
力装置とを任意に結合することが可能となり、かつ各チ
ャネルの状態や各入出力装置の状態はチャネル共通部に
よって管理され、チャネルはチャネル共通部からの指示
に応じていわば従属的な形で処理を実行するようにされ
ている。このために、上記任意の結合態様を自由にとシ
得ると共に各チャネルの構成を大幅に簡易化することが
できる。
第１図は従来の構成の一例、第２図は本発明の一実施例
全体図、第３図は入出力制御装置の一実施例構成を示す
。 図中、２は入出力制御装置、３は入出力装置、４は入出
力処理装置、５はチャネル共通部、６はチャネル、７は
接続切替部、８は制御装置、９は制御メモリ、１０は転
送処理回路、１１は割込み受付回路、１２はチャネル内
処理プロセッサ、１３はチャネル内制御メモリ、１４は
入出力ボート・レジスタを表わしている。 特許出願人 富士通株式会社
全体図、第３図は入出力制御装置の一実施例構成を示す
。 図中、２は入出力制御装置、３は入出力装置、４は入出
力処理装置、５はチャネル共通部、６はチャネル、７は
接続切替部、８は制御装置、９は制御メモリ、１０は転
送処理回路、１１は割込み受付回路、１２はチャネル内
処理プロセッサ、１３はチャネル内制御メモリ、１４は
入出力ボート・レジスタを表わしている。 特許出願人 富士通株式会社
Claims (1)
- マイクロプログラムによる制御を実行可能でかつデータ
転送機能をもつチャネルを複数個そなえた入出力処理装
置を有すると共に当該入出力処理装置に上記チャネルを
介して接続される複数個の入出力装置を有する情報処理
システムにおいて、上記チャネルと上記入出力装置との
間の接続を任意に変更可能に構成すると共に、上記入出
力処理装置内の制御部が上記各チャネルの稼動状態を管
理し、かつ上記チャネルが上記入出力装置の１つとの間
の制御に轟って当該制御に必要なマイクロプログラムを
上記制御部から受取って処理を行うようにしたことを特
徴とする情報処理システム
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13498582A JPS5924335A (ja) | 1982-07-31 | 1982-07-31 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13498582A JPS5924335A (ja) | 1982-07-31 | 1982-07-31 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924335A true JPS5924335A (ja) | 1984-02-08 |
| JPH0381182B2 JPH0381182B2 (ja) | 1991-12-27 |
Family
ID=15141224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13498582A Granted JPS5924335A (ja) | 1982-07-31 | 1982-07-31 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924335A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250653A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Input output handling device |
| JPS5679347A (en) * | 1979-11-30 | 1981-06-29 | Fujitsu Ltd | Control device equipped with hierarchical common memory |
-
1982
- 1982-07-31 JP JP13498582A patent/JPS5924335A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250653A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Input output handling device |
| JPS5679347A (en) * | 1979-11-30 | 1981-06-29 | Fujitsu Ltd | Control device equipped with hierarchical common memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0381182B2 (ja) | 1991-12-27 |
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