JPH023876A - シングルチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はシングルチップマイクロコンピュータの割込機
能の改良に関するものである。

（ロ）従来の技術 半導体製造技術の進歩により、算術論理演算ユニット、
アキュムレータ等はもとよりメモリ及び各種インターフ
ェースを１つのシリコンチップ上に形成することが可能
になっている。この種のマイクロコンピュータはシング
ルチップマイクロコンピュータと呼ばれ、当初は応用目
的指向のものが殆どであったが、今日のそれは汎用マイ
クロコンピュータ並のプロセッサ機能と、拡張性、汎用
性あるインターフェース機能とを備えている。

そこで、そのような高性能、高機能のシングルチップマ
イクロコンピュータを使用するマルチプロセッサシステ
ムが検討され始めている。

さて、マルチプロセッサシステムではそれぞれのプロセ
ッサが独立して動作できることは少なく、相互にデータ
を交換しながら動作を続けることが多いのであるが、あ
るプロセッサのデータ生成あるいはプロセッサのデータ
要求は他のプロセッサからすればランダムに生起するた
め、ブロセッザ間のデータ通信には割込機能が利用され
ている。

このため、汎用マイクロコンピュータを使用するマルチ
プロセッサシステムでは専用割込コントローラあるいは
外部割込入力による割込が採用されているが、シングル
チップマイクロコンピュータを使用するマルチプロセッ
サシステムでは、専用割込コントローラはアーキテクチ
ャの違いにより採用不能である場合が多く、また専用割
込コントローラの使用は良好なコスト／性能比が得られ
ない欠点を有している。また外部割込入力による割込は
、シングルチップマイクロコンピュータがピン数の制約
その他により多くの割込原因には対応不能であると共に
データ及びコントロールバスが大きくなる欠点を有して
いる。

そこで、今日膜も一般的であるシングルチップマイクロ
コンピュータ間のデータ通信方式を第２図を参照して説
明する。シングルチップマイクロコンピュータを使用す
る図面のマルチプロセッサシステムでは、通常シリアル
インターフェースあるいはパラレルインターフェース（
４０）を介してプロセッサ間のデータ通信／割込が行な
われており、その通信プロ！・コルは、 （１）マスタ／スレーブプロセッサ（３）は入出力ボー
ト（４０）を入力モードにセットし、他のプロセッサ（
１）のデータ通信を待つ。

（２）プロセッサ（３）の入出力インターフェース（４
０）はアドレスデータを受信すると割込要求を出力する
。

（３）プロセッサ（３）は割込処理により受信したアド
レスデータが自分を指定するものであるか否かを判定す
る。

（４）指定されたプロセッサ〈３）は続いてデータを受
信、必要あれば割込処理分岐ルーチンの実行の後に所定
の割込処理を行う。

というものである。

しかし、このデータ通信方式は特定のプロセッサ間の通
信であっても全てのプロセッサが割込処理により自分を
指定するものか否かを判定するものであり、特定のプロ
セッサ間で頻繁に割込要求が生起されるシステムあるい
は大規模なシステムでは、各プロセッサが判定のだめの
割込処理に迫われるという欠点を有している。さらに複
数の割込原因に対応させるには割込処理分岐ルーチンを
まず実行しなければならず、処理速度の低下と割込原因
を区別するためのソフトウェアの負担が大きいという欠
点を有している。

（ハ）発明が解決しようとする課題 本発明は、特定のプロセッサ間通信の場合には他のプロ
セッサが割込処理をする必要のない、さらにソフトウェ
アの負担なく複数の割込原因に素早く応えることが可能
な割込機能を備えるシングルチップマイクロコンピュー
タを提供することにある。

（ニ）課題を解決するための手段 上記した問題の解決のため、本発明のシングルチップマ
イクロコンピュータは自機に割込要求（４４）を出力す
るチップセレクト判定手段（４２）と、割込要求（４４
）に対する割込応答（４５）に基づき、入出力ボート（
４０）に受信するアドレスデータをプログラムカウンタ
（３１）にロードするアドレス制御手段（３０）とを備
えている。

（ネ）作用 上記した本発明の構成は、初めにチップセレクト判定手
段（４２）が、入力モードにある入出力ボート（４０）
に受信するチッツブセレクトデータに基づき、あるいは
チップセレクト判定手段（４２）に直接に入力されるコ
ントロール信号により自機に割込要求（４４）を出力し
、割込応答（４５）を待ってアドレス制御手段（３０）
が、入出力ボート（４０）の８ビツトアドレスデータを
下位アドレスデータとしてインデックスＰ旨定によりプ
ログラムカウンタにロードし、よってそのアドレスにプ
ロセッサの制御を移すよう作用するものである。

（へ）実施例 第１図を参照し、プロセッサ間データ通信を例に本発明
の詳細な説明する。同図において、（３）は本発明のシ
ングルチップマイクロコンピュータである。なお、便宜
上これをスレーブプロセッサと称しプロセッサ（１）を
マスクプロセッサと称することとする。

スレーブプロセッサ（３）は本来のプログラム処理によ
り入出力ボート（４１）を介して図示しない機器を制御
し、あるいはマスクプロセッサ（１）が必要とするデー
タｄａｔ　１　、ｄａｔ　２・・・を生成及び更新し、
その度にデータｄａｔ１をラム（３３）の００００Ｈ番
地にｄａｔ　２を０ＯＯＩＨ番地というように順に格納
している。

そして、スレーブプロセッサ（３）のロム（３２）の例
えば００３０Ｈ番地には“ラム（３３）のｏｏｏ。

Ｈ番地のデータを入出力ボート（４０）に出力する″命
令が記述され、ロム（３２）の０Ｑ３８Ｈ番地には“ラ
ム（３３）の０ＯＯＩＨ番地のデータを入出カポ−）（
４０＞に出力する゛°全命令記述され、以下同様に複数
の命令がロム（３２）に記述されている。

そこで、マスクプロセッサ（１）が自身のプログラム処
理の遂行のためにスレーブプロセッサ（３）の前記デー
タｄａｔ２を必要とすると、初めにチップセレクトのた
めのチップセレクトデータあるいはコントロール信号を
システムバス（２）に出力する。すると、プログラム可
能なデコーダにより構成されるか、あるいは単にレジス
タの１ビツトにより構成されるチップセレクト判定手段
（４２）は前記入出力ボート（４０）が受信する特定の
チップセレクトデータに基づいて、あるいはコントロー
ル信号から直接に割込要求（４４）を生成する。上記動
作はプロセッサ機能と独立に行なわれるものであり、ス
レーブプロセッサ（３）はこの間自身のプログシムを続
行することが可能である。また、図示しない他のプロセ
ッサはこれ以降も自身のプログラムを続行することが当
然可能である。

チップセレクト判定手段（４２）が自分を指定するチッ
プセレクトデータを検出し、あるいはコントロール信号
により割込要求（４４）を出力すると、スレーブプロセ
ッサ（３）は処理中のプログラムを中断し、プログラム
カウンタ（３１）及びアキュムレータ（３４）、フラグ
レジスタ（３７）を退避させる等の通常の割込手続きを
行った後、割込応答（４５）を出力する。これにより割
込フラグレジスタ（４３）に割込応答フラグがセットさ
れる。

マスクプロセッサ（１）は前記割込応答フラグを任意の
手段により検出すると、続いて割込ベクタとなる８ビツ
トのアドレスデータ３８Ｈを出力する。なお、チップセ
レクトのためにコントロール信号が使用可能な場合には
、コントロール信号の出力と同時に割込ベクタ３８Ｈの
出力が可能であり、その場合にはさらに処理速度の向上
が図られる。

割込応答（４５）を得たアドレス制御手段（３０）は入
出力ボート（４０）の８ビツトアドレスデータからイン
デックス指定等の周知の手段により１６ビ・ントのアド
レスデータ００３８Ｈを生成し、プログラムカウンタ（
３１）にロードする。これによりスレーブプロセッサ（
３）は制御をＱ　Ｏａ　８Ｈ番地に移し、そこに記述さ
れたラム（３３）の“０ＯＯＩＨ番地のデータを入出カ
ポ−）（４０）に出力する”命令を実行することが可能
になる。

こうしてデータｄａｔ２が入出力ボートに出力されると
、マスクプロセッサ（１）はシステムバス（２）を介し
てデータｄａｔ２の値を知ることができ、このデータを
必要とする自身のプログラム処理を継続することが可能
となるものである。

なお上記した通信方式では、スレーブプロセッサ（３）
がデータ、例えばｄａｔ　２を生成する前にそれをマス
クプロセッサ（１）が必要とすると、マスクプロセッサ
（１）より連続的に割込ベクタ３８Ｈが出力され、スレ
ーブプロセッサク３）のデータｄａｔ２を生成する処理
を障害することが予想されるが、この問題は、−度デー
タを出力しなかった割込ベクタには一定時間アクセスし
ない等の措置により解決される。

本発明のシングルチップマイクロコンピュータを上記の
ように使用するときは、プロセッサが要求する任意のデ
ータを他のプロセッサから随時骨ることが可能であり、
そのプロセッサにデータ領域を確保する必要がなく、比
較的ラム容量に制限のあるシングルチップマイクロコン
ピュータによりマルチプロセッサシステムを構築する際
に特に顕著な効果を期待することができるものである。

（ト）発明の効果 本発明のシングルチップマイクロコンピュータは、他の
プロセッサからアドレスデータが送られる度にそれが自
分を指定するものであるか否かを割込処理により判定す
る必要がないため不要なプログラムの中断がなく、さら
に８ビツトバスより割込ベクタが提供されるため現実的
に無制限の割込要求に素早く応えることが可能であり、
マルチプロセッサシステムに使用するに好適である。

【図面の簡単な説明】

第１図は本発明のシングルチップマイクロコンピュータ
を使用するマルチプロセッサシステムのブロック図、第
２図は従来のシングルチップマイクロコンピュータを使
用するマルチプロセッサシステムのブロック図である。 （１）及び（３）はシングルチップマイクロコンピュー
タ、（２）はシステムバス、（３０）はアドレス制御手
段、（３１）はプログラムカウンタ、（３２）はロム、
（３３）はラム、（３４）はアキュムレータ、（３５〉
は−時レジスタ、（３６）は算術論理演算ユニット、（
３７）はフラグレジスタ、（３８）は命令デコーダ、（
３９）は内部バス、（４０）及び（４１）は入出力イン
ターフェース、（４２）はチップセレクト判定手段、（
４３）は割込フラグレジスタ、＜４４）は割込要求、（
４５）は割込応答である。

Claims (2)

【特許請求の範囲】
1. （１）割込要求を出力するチップセレクト判定手段と、
   前記割込要求に対する割込応答に基づき入出力ポートに
   受信するアドレスデータをプログラムカウンタにロード
   するアドレス制御手段とを備えることを特徴とするシン
   グルチップマイクロコンピュータ。
2. （２）前記チップセレクト判定手段がプログラム可能な
   デコーダにより構成されることを特徴とする特許請求の
   範囲第一項に記載のシングルチップマイクロコンピュー
   タ。