JPH01150963A - 計算機におけるｉｐｌ方法 - Google Patents

計算機におけるｉｐｌ方法

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JPH01150963A
JPH01150963A JP62309455A JP30945587A JPH01150963A JP H01150963 A JPH01150963 A JP H01150963A JP 62309455 A JP62309455 A JP 62309455A JP 30945587 A JP30945587 A JP 30945587A JP H01150963 A JPH01150963 A JP H01150963A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 計算機のＩＰＬ方法に係り、特に１台または複数のプロ
セッサと主記憶装置とを包含したクラスタを複数有する
と共にこれらのクラスタが共用する共用記憶装置からな
る計算機に採用される計算機のＩＰＬ方法に関し、 ＩＰＬ動作に必要な外部記憶装置の数を少ないものとす
るとともにＩＰＬ作動の時間を短縮することを目的とし
、 複数のプロセッサと主記憶装置とを包含したクラスタを
複数有すると共にこれらのクラスタが共用する共用記憶
装置からなる計算機であって、上記クラスタのうち少な
くとも１のクラスタには外部記憶装置を有するものにお
いて、ＩＰＬ方法をＡ）外部記憶装置を有するクラスタ
のプロセッサが該クラスタの主記憶装置にＩＰＬを実行
するステップ。
Ｂ）上記ＩＰＬを実行した主記憶装置から共用記憶装置
にＩＰＬに関する情報を転送するステップ。
Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの主記憶装置にＩＰＬに関する情報を転送するステ
ップ。
を含むよう構成する。
（産業上の利用分野） 本発明は計算機のＩＰＬ方法に係り、特に複数のプロセ
ッサと主記憶装置とを包含したクラスタを複数有すると
共にこれらのクラスタが共用する共用記憶装置からなる
計算機に採用される計算機のＩＰＬ方法に関する。
（従来の技術） 一般に計算機において主記憶装置に最初にオペレーショ
ンシステムやプログラムを格納するＩ　Ｐ　Ｌ　（Ｉｎ
ｔｉａｌ　Ｐｒｏｇｒａｍ　Ｌｏａｄｉｎｇ）の方法と
した次のようなものがある。
これは第３図に示すような計算機に採用されるものであ
って、同図において１−□〜１−ｎは複数のプロセッサ
（ＣＰＵ）　、２は主記憶装置（ＭＳＵ）、３は記憶制
御装置（ＭＣＵ）、４は外部記憶袋ｍ　（ＤＡＳＤ）　
、５は工０プロセッサ（ＩＯＰ）、６はチャネルエレメ
ント（ＣＨＥ）を示している。このような計算機システ
ムにおいて、ＩＰＬは外部記憶装置４からＩＰＬに必要
な情報を読取、これを主記憶装置２に格納することによ
って実行される。
〔発明が解決しようとする問題点〕
ところで、近年システム中のプロセッサの数を増加して
、計算機の処理速度の向上を図るようにしているが、１
システム中におけるプロセッサの数を単に増やしただけ
では、管理的な手順が増加して、それほど処理速度が向
上しないことや、プログラムの繁雑化を招くため、本願
出願人は次のような計算機システムを提案している。
これは、複数のプロセッサ（ＣＰＵ）と主記憶装置（Ｌ
ＳＵ）と、記憶制御装置（ＭＣＵ）を包含したクラスタ
を複数有すると共にこれらのクラスタが共用する共用記
憶装置からなる計算機システムである。
このような計算機において、ＩＰＬを実行するに際して
従来のＩＰＬ方法を採用して各クラスタに属する主記憶
装置にオペレーションシステムやプログラムを格納する
ため各主記憶装置に対応してすべてのクラスタに外部記
憶装置を設けるようにしたのでは、外部記憶装置の数が
多いものとなる他、クラスタの数を多いものとした計算
機システムにあってはＩＰＬに時間がかかってしまうと
いう問題がある。
そこで本発明は、ＩＰＬ動作に必要な外部記憶装置の数
を少ないものとするとともにＩＰＬ作動の時間を短縮す
ることができる計算機におけるＩＰＬ方法を提供するこ
とを目的とする。
（問題点を解決するための手段） したクラスタを複数有すると共にこれらのクラスタが共
用する共用記憶装置からなる計算機であって、上記クラ
スタのうち少なくとも１のクラスタには外部記憶装置を
有するものにおいてＩＰＬを実行する方法を、第１図に
示すように、Ａ）外部記憶装置を有するクラスタのプロ
セッサが該クラスタの主記憶装置にＩＰＬを実行するス
テップ。
Ｂ）上記ＩＰＬを実行した主記憶装置から共用記憶装置
にＩＰＬに関する情報を転送するステップ。
Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの主記憶装置にＩＰＬに関する情報を転送するステ
ップ。
を含むようにしたことである。
（作用） 本発明によれば、ＩＰＬは Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
ラスタの主記憶装置にＩＰＬを実行するステップ。
Ｂ）上記ＩＰＬを実行した主記憶装置から共用記憶装置
にＩＰＬに関する情報を転送するステップ。
Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
スタの主記憶装置にＩＰＬに関する情報を転送するステ
ップ。
でなされるから、すべてのクラスタに外部記憶装置を設
けることなく、全てのクラスタにＩＰＬを実行すること
ができるほか、いったん共用記憶装置にＩＰＬの情報を
格納すれば全てのクラスタは並行してＩＰＬ動作を実行
できるからクラスタの数が増えたとしてもＩＰＬ実行に
必要な時間が増加することはない。
（実施例〕 以下本発明に係る計算機のＩＰＬ方法の実施例を図面に
基づいて説明する。
第２図は本発明に係る計算機におけるＩＰＬ方法の実施
例を示すものである。
本実施例において、計算機は同図に示すように、１６組
のクラスタ（クラスタ０〜クラスタ１５）１（ｌｏ〜１
Ｏ−ｔｓを有するものとし、１ｍのクラスタは４台のプ
ロセッサ（ＣＰＵＯ〜ＣＰＵ３）を含み１、計６４台の
プロセッサを有するものとしている。そして本実施例に
おいて各クラスタ１１．〜１Ｏ−ｔｓは４台のプロセッ
サ（ＣＰＵＯ〜ＣＰＵ３）の他、１台の記憶制御装置（
Ｍ　ＣＵ　）　１１−ｏ〜１−１−ｔｓと、１台の主記
憶装置（Ｌ　Ｓ　Ｕ　：　Ｌｏｃａｌ　Ｓｔｒａｇｅ　
Ｕｎｉｔ　）　１１ｏ〜１２−□５とから構成されてい
る。そして各クラスタ１０−ｏ〜１０−□５には各クラ
スタが共用する共用記憶装置（Ｇ　Ｓ　Ｕ　：　Ｇｒｏ
ｂａｌ　Ｓｔｒａｇｅ　Ｕｎｉｔ）１３をＧＳＵバス１
４−ｏ〜１４−ｔａを介して接続している他、夫々サー
ビスプロセッサ（ｓｖｐ）’１５−ｏ〜１５−□５を設
けるようにしている。
そして本実施例において、１組のクラスタ（クラスタＯ
）にはＩＰＬ情報を格納した外部記憶装置（ＤＡＳＤ）
１６をＩ１０プロセッサ（ＩＯＰ）１６及びチャネルエ
レメント（ＣＨＥ）１７を介して接続するようにしてい
る。
そして本実施例において、このようなシステムとして構
成した計算機のＩＰＬは次のような手順で実行される。
尚各手順の番号は第２図中の番号に対応する。
■外部記憶装置（ＤＡＳＤ）１６の存在するクラスタ（
クラスタ０）において、プロセッサ（例えばプロセラ妊
０）が外部記憶装置（ＤＡＳＤ）１６からＩＰＬｆ＊輻
を当該クラスタ（クラスタ０）の主記憶装置（ＬＳＵ）
１２−ｏに記憶制御装置（ＭＣＵ）１１−ｏを介して格
納する。
■上記のクラスタ（クラスタ０）のプロセッサ（例えば
ＣＰＵ０）がクラスタ０の主記憶装置（ＬＳＵ）１１ｏ
からＩＰＬ情報を共用記憶装置（ＧＳＵ）１３に転送す
る。
■クラスタＯのプロセッサ（例えばＣＰＵ０）が−クラ
スタ１に対してＩＰＬオーダを発行する。
■クラスタ１のサービスプロセッサ（ＳＶＰ）１５−ｔ
がクラスタ１内の各装置をリセットして、共用記憶装置
（ＧＳＵ）１３の所定の領域からクラスタ１の主記憶装
置（ＬＳＵ）１１゜へＩＰＬ情報を転送する。
■クラスタ０のプロセッサ（ＣＰＵＯ）は各クラスタ（
クラスタ２〜クラスタ１５）に対して次々にＩＰＬオー
ダを発行する。
■各りラスタはＩＰＬオーダを受は取ると、各クラスタ
内のサービスプロセッサが上述した■と同様のＩＰＬ動
作を実行する。この際クラスタ０からのオーダの発行は
各クラスタ内でのＩＰＬ動作の事項とは独立して次々と
発行でき各クラスタ内でのＩＰＬ動作はクラスタ毎に独
立して並行的に実行される。
従って本実施例によれば計算機の各クラスタの全てにＩ
ＰＬ情報を格納した外部記憶装置を設ける必要はないか
ら、外部記憶装置の数を減少させることができ、且つ計
算機のクラスタの数を増加させたとしてもクラスタ内で
のＩＰＬ動作はクラスタ毎に独立して並行的に実行され
るからＩＰＬ励作に時間がかってしまうという事態を回
避することができる。
尚上記の実施例において各クラスタに対してＩＰＬオー
ダを発して各サービスプロセッサに実行させるようにし
ているが、これは各サービスプロセッサをローカルエリ
アネットワーク（ＬＡＮ）等で接続して操作を依頼した
り、オペレータがＩＰＬ操作をマニュアルで指示するよ
うにしてもよい。
〔発明の効果〕
以上説明したように本発明によれば、計算機のＩＰＬ方
法を特定のクラスタに設けた外部記憶装置に格納してい
る情報を共用記憶装置に格納しこの情報を各クラスタに
送出するように構成したので、計算機の各クラスタの全
てにＩＰＬ情報を格納した外部記憶装置を設ける必要は
ないから、外部記憶装置の数を減少させることができ、
且つ計算機のクラスタの数を増加させたとしてもクラス
タ内でのＩＰＬ動作はクラスタ毎に独立して並行的に実
行されるからＩＰＬ動作に時間がかかってしまうという
事態を回避することができる
【図面の簡単な説明】
第１図は本発明の原理図、第２図は本発明に係る計算機
のＩＰＬ方法の実施例を示す図、第３図は従来の計算機
を示すブロック図である。 第１図 第３図

Claims (1)

  1. 【特許請求の範囲】 １台または複数のプロセッサと主記憶装置とを包含した
    クラスタを複数有すると共にこれらのクラスタが共用す
    る共用記憶装置からなる計算機であって、上記クラスタ
    のうち少なくとも１のクラスタには外部記憶装置を有す
    るものにおいて以下のステップを含んでＩＰＬを実行す
    る方法。 Ａ）外部記憶装置を有するクラスタのプロセッサが該ク
    ラスタの主記憶装置にＩＰＬを実行するステップ。 Ｂ）上記ＩＰＬを実行した主記憶装置から共用記憶装置
    にＩＰＬに関する情報を転送するステップ。 Ｃ）上記共用記憶装置から外部記憶装置を含まないクラ
    スタの主記憶装置にＩＰＬに関する情報を転送するステ
    ップ。
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AU26655/88A AU592047B2 (en) 1987-12-09 1988-12-08 An initial program load control system in a multiprocessor system
EP88311662A EP0320274B1 (en) 1987-12-09 1988-12-09 An initial program load control system in a multiprocessor system
DE88311662T DE3884579T2 (de) 1987-12-09 1988-12-09 Urladekontrollsystem in einem Mehrprozessorsystem.
US07/921,994 US5349664A (en) 1987-12-09 1992-08-03 Initial program load control system in a multiprocessor system

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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59010273D1 (de) * 1989-09-26 1996-05-15 Siemens Ag Schaltungsanordnung für eine zentralgesteuerte Fernmeldevermittlungsanlage, insbesondere PCM-Fernsprechvermittlungsanlage, mit zentralem Koordinationsprozessor und dezentralen Anschlussgruppen mit Teilsteuerwerken
JP2785998B2 (ja) * 1990-05-18 1998-08-13 富士通株式会社 計算機システム
WO1991019244A1 (en) * 1990-06-04 1991-12-12 3Com Corporation Method for optimizing software for any one of a plurality of variant architectures
JP2710195B2 (ja) * 1992-12-15 1998-02-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 記憶装置コントローラ
US5758157A (en) * 1992-12-31 1998-05-26 International Business Machines Corporation Method and system for providing service processor capability in a data processing by transmitting service processor requests between processing complexes
JPH07253960A (ja) * 1994-03-16 1995-10-03 Fujitsu Ltd マルチプロセッサシステムにおけるｉｐｌ方式
JPH07311752A (ja) * 1994-05-11 1995-11-28 Internatl Business Mach Corp <Ibm> 分散データ処理システム及び初期プログラムロード方法
JP3160149B2 (ja) * 1994-05-13 2001-04-23 株式会社日立製作所 ディスク制御装置の無停止プログラム変更方法およびディスク制御装置
US5642506A (en) * 1994-12-14 1997-06-24 International Business Machines Corporation Method and apparatus for initializing a multiprocessor system
DE59605364D1 (de) * 1995-07-21 2000-07-06 Siemens Ag Rechnersystem
US5784697A (en) * 1996-03-27 1998-07-21 International Business Machines Corporation Process assignment by nodal affinity in a myultiprocessor system having non-uniform memory access storage architecture
JP2830857B2 (ja) * 1996-09-09 1998-12-02 三菱電機株式会社 データストレージシステム及びデータストレージ管理方法
US6535976B1 (en) * 1997-03-27 2003-03-18 International Business Machines Corporation Initial program load in data processing network
JP3045400U (ja) * 1997-07-17 1998-01-27 船井電機株式会社 電子機器の仕向地別初期設定装置
US6167437A (en) * 1997-09-02 2000-12-26 Silicon Graphics, Inc. Method, system, and computer program product for page replication in a non-uniform memory access system
US6289424B1 (en) * 1997-09-19 2001-09-11 Silicon Graphics, Inc. Method, system and computer program product for managing memory in a non-uniform memory access system
US6249802B1 (en) 1997-09-19 2001-06-19 Silicon Graphics, Inc. Method, system, and computer program product for allocating physical memory in a distributed shared memory network
US6378027B1 (en) * 1999-03-30 2002-04-23 International Business Machines Corporation System upgrade and processor service
US6550019B1 (en) * 1999-11-04 2003-04-15 International Business Machines Corporation Method and apparatus for problem identification during initial program load in a multiprocessor system
EP1785863A3 (en) * 2000-02-29 2007-07-18 Fujitsu Limited A divider comprising a carry save adder and a full adder
FR2807533B1 (fr) * 2000-04-05 2002-07-12 Inup Ferme d'ordinateur avec systeme de transfert de fichiers entre cartes processeurs
US6973473B1 (en) 2000-05-31 2005-12-06 International Business Machines Corporation Method, system and program products for managing identifiers of components of a clustered environment
US20050033952A1 (en) * 2003-08-07 2005-02-10 International Business Machines Corporation Dynamic scheduling of diagnostic tests to be performed during a system boot process
US20070265821A1 (en) * 2006-05-12 2007-11-15 Ryo Yokoyama Simulation apparatus, simulation method, and computer-readable recording medium storing simulation program
US8161276B2 (en) * 2006-07-21 2012-04-17 Sony Service Centre (Europe) N.V. Demodulator device and method of operating the same
US7676683B2 (en) * 2006-08-24 2010-03-09 Sony Computer Entertainment Inc. Method and system for rebooting a processor in a multi-processor system
US8954721B2 (en) 2011-12-08 2015-02-10 International Business Machines Corporation Multi-chip initialization using a parallel firmware boot process
EP2851807B1 (en) * 2013-05-28 2017-09-20 Huawei Technologies Co., Ltd. Method and system for supporting resource isolation under multi-core architecture

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5363836A (en) * 1976-11-18 1978-06-07 Nippon Telegr & Teleph Corp <Ntt> Initial program loading system of processor composition
JPS5447546A (en) * 1977-09-22 1979-04-14 Hitachi Ltd Program loading method for multiple process system

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3934232A (en) * 1974-04-25 1976-01-20 Honeywell Information Systems, Inc. Interprocessor communication apparatus for a data processing system
FR2469751A1 (fr) * 1979-11-07 1981-05-22 Philips Data Syst Processeur d'intercommunication du systeme utilise dans un systeme de traitement de donnees reparti
FR2471631B1 (fr) * 1979-12-11 1986-02-21 Cii Honeywell Bull Dispositif de synchronisation et d'affectation de processus entre plusieurs processeurs dans un systeme de traitement de l'information
US4335426A (en) * 1980-03-10 1982-06-15 International Business Machines Corporation Remote processor initialization in a multi-station peer-to-peer intercommunication system
DE3374964D1 (en) * 1982-09-29 1988-01-28 Toshiba Kk Decentralized information processing system and initial program loading method therefor
US4811284A (en) * 1984-03-08 1989-03-07 International Business Machines Corporation Computer terminal system with memory shared between remote devices
US5228127A (en) * 1985-06-24 1993-07-13 Fujitsu Limited Clustered multiprocessor system with global controller connected to each cluster memory control unit for directing order from processor to different cluster processors
US4779189A (en) * 1985-06-28 1988-10-18 International Business Machines Corporation Peripheral subsystem initialization method and apparatus
JPH06103481B2 (ja) * 1985-11-15 1994-12-14 株式会社日立製作所 プログラムロ−デイング方式
JPS62272341A (ja) * 1986-05-21 1987-11-26 Fanuc Ltd マルチプロセツサシステムにおけるブ−トロ−デイング方式
US4803623A (en) * 1986-10-31 1989-02-07 Honeywell Bull Inc. Universal peripheral controller self-configuring bootloadable ramware
US4833599A (en) * 1987-04-20 1989-05-23 Multiflow Computer, Inc. Hierarchical priority branch handling for parallel execution in a parallel processor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5363836A (en) * 1976-11-18 1978-06-07 Nippon Telegr & Teleph Corp <Ntt> Initial program loading system of processor composition
JPS5447546A (en) * 1977-09-22 1979-04-14 Hitachi Ltd Program loading method for multiple process system

Also Published As

Publication number Publication date
EP0320274A2 (en) 1989-06-14
EP0320274B1 (en) 1993-09-29
DE3884579D1 (de) 1993-11-04
AU592047B2 (en) 1989-12-21
CA1319438C (en) 1993-06-22
AU2665588A (en) 1989-07-06
EP0320274A3 (en) 1990-05-02
US5349664A (en) 1994-09-20
JP2753706B2 (ja) 1998-05-20
DE3884579T2 (de) 1994-02-03

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