JPS5924546B2 - 電界効果型半導体スイツチング素子 - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果型半導体スイッチング素子に係り、特
にそのゲート構造に関する。

現在までに提案されている縦形電界効果型半導体スイッ
チング素子として、しま状あるいは格子状のゲート層を
半導体基板に埋込んだいわゆる埋込ゲート型素子、およ
び半導体基板表面からゲート層とカソード層を交互に一
定の間隔で選択的に形成したいわゆる表面ゲート型素子
がある。

第１図はこのような埋込みゲート型電界効果スイッチン
グ素子の従来例の一例を示し、第２図は表面ゲート型電
界効果スイッチング素子の従来例の一例を示す。これら
の図において、１はｎ型シリコン基板、２は基板１の１
主表面に隣接して形成されたｐ型のアノード層、３はｐ
型のゲート層、４は高不純物濃度を有するｎ型のカツー
ド層、５は主電流の通過するチヤンネル部であり、チヤ
ンネル部を含んでこれらの素子の縦方向にＰｎｎ＋型の
ダイオードが形成されている。またアノード層２、ゲー
ト層３およびカソード層４には、それぞれアノード電極
１２、ゲート電極１３およびカソード電極１４が形成さ
れている。これらの素子のアノードが正、カソードが負
となる電圧をそれぞれアノード電極１２及びカソード電
極１４に印加すると、主電流はチヤンネル部５を含むＰ
ｎｎ＋のダイオード領域を流れる。

この状態をオン状態と称する。一方、カソードに対して
ゲート電圧が負となる電圧をゲート電極１３に印加する
と、ゲートとカソード間のＰｎ接合は逆方向にバイアス
され、チヤンネル部５に空間電荷層が拡がる。

ゲート３に印加される負電圧が十分大きいとチヤンネル
部５が空間電荷層によりピンチオフして、ダイオード領
域の電流通路を遮断する。この状態をオフ状態と称する
。以上のような電界効果素子は、ゲートとカソード間の
逆方向バイアス電圧を制御することによつて、オン、オ
フの２つの定常状態を持つスイツチとして動作する。

これらの素子が持つべき重要な特性としては、（１）ス
イツチング時間（特にオン状態からオフ状態へ移るスイ
ツチング時間）が短かいこと。

（２）オフ状態におけるアノードとカソード間の順方向
バイアス電圧（ＶＡＫ）と、オフ状態を保持するために
必要なゲートとカソード間の逆方向バイアス電圧（ＶＧ
Ｋ）の比、すなわち電圧ゲイン（ＡＫ／ＶＧＫ）が大き
く、半導体スイツチとしてすぐれていることがある。（
１）のスイツチング時間を短かくするには、オン状態で
チヤンネル部５に蓄積された過剰少数キヤリアを、ゲー
ト層３を通して速やかに引き出すことが必要である。

このためにはゲート層３の抵抗をできるだけ小さくする
必要があり、そのためにはゲート層３の不純物濃度を高
くすることが重要である。（２）の電圧ゲインを向上さ
せるには、チャンネル部５のピンチオフ電圧を下げるこ
と、すなわちチヤンネルの幅を狭くすることが重要であ
る。

以上のような観点から従来例を検討すると、第１図で示
した、従来の埋込みゲート型素子では、チヤンネル部５
を狭く形成することができるので、電圧ゲインは大きい
。しかし、埋込みゲートはその構造上、ゲート電極まで
の距離が比較的大きく、ゲートの長さ方向の抵抗が増大
するのに加えて現状の製造技術では、埋込みゲート層３
の不純物濃度を高くするのは困難である。このためゲー
ト層３の抵抗が大きくなつて、チャンネル部５の蓄積キ
ヤリアの引き出しが弱くなり、スイツチング時間を短か
くできず、大きな電流を遮断できないという欠点がある
。また第２図で示した従来の表面ゲート型素子では、ゲ
ート層３は通常拡散法によつて形成されるために不純物
濃度を十分高くできるので、チヤンネル部５の蓄積キヤ
リアの引き出しが容易になり、スイツチング時間を短か
くできる。

しかし表面ゲート型の素子では、表面ゲート層３の不純
物濃度を高くし、かつ、チヤンネル部５をピンチオフす
るのに十分な大きなゲート電圧をゲートとカソード間に
印加すると、空乏層は主としてカソード層４に近い方の
チヤンネル部５内に広がり、ゲートとカソード間の逆方
向耐電圧を得にくくなる。

これを改善するためにゲート層３とカソード層４をある
程度隔てて形成すればよいが、そうするとチヤンネル部
５の幅が広くなつて、電圧ゲインが低下するという欠点
が生ずる。本発明の目的は、以上で述べた従来素子の欠
点を除去し、スイツチング時間が短かく、かつ電圧ゲイ
ンの高い電界効果型スイツチング素子を提供することに
ある。

上記の目的を達成する本発明スイツチング素子の特徴と
するところは、カソード層の側方を実質的に包囲するよ
うに形成されるゲート層の不純物濃度を、カソード層に
隣接する部分より内部の方が高くなるようにした点にあ
る。

以下図面を用いて本発明の実施例を説明する。

第３図で３１はｎ型のシリコン基板、３２はｐ型のアノ
ード層、３３はｐ型のゲート層、３４は基板３１よりも
高不純物濃度でｎ型のカソード層、３５はゲート層３で
囲まれたチヤンネル部、３６はゲート層でのコンタクト
を良好にするための高不純物濃度でｐ型のゲートコンタ
クト層、３７はアノード層でのコンタクトを良好にする
ための高不純物濃度でｐ型のアノードコンタクト層であ
る。また３９はアノード電極、４０はゲート電極、４１
はカソード電極である。第４図の、第３図におけるＡ−
Ａ断面での不純物濃度分布を示した図でわかるようにゲ
ート層３の表面近傍の不純物濃度をゲート層３の内部よ
りも低くしてある。

本発明にかかるスイツチング゜素子の形成にあたり、ゲ
ート層３３の不純物濃度が表面近傍よりも基板３１側で
高くできるならば、いかなる手段、いかなる不純物を用
いて形成しても良い。そのための一手段としては、ゲー
ト層羽の深さをカソード層３４よりも深くし、かつゲー
ト層３３とカソード層３４とを直接隣接するか或いは一
部重なるようにし、隣接部分或いは重なつた部分近傍に
おけるゲート層３３の不純物濃度をカソード層３４の導
電型を決める不純物の影響によつて減少する方法が使用
できる。次に上記の不純物濃度分布を持つゲート層３の
形成に、アルミニウムの選択拡散法を用いた場合の素子
製作プロセスを第５図によつて説明する。

（イ）まずｎ型のシリコン基板５１の表面にアルミニウ
ム層５２を真空蒸着し、ホトエツチ法によつて不必要な
アルミニウムを除去する。（ロ）９５０℃で約１時間熱
処理して、浅いｐ型層５３を形成し、表面に形成された
アルミニウムとシリコンの合金層を王水等により除去す
る。（ハ）室温の水を酸素ガスでバブルしたガス雰囲気
で、１２５０℃の熱処理を約８時間行い、ｐ型層の引き
伸ばし拡散をする。このとき、基板５１の表面近くのア
ルミニウムは、引き伸ばし拡散中に生じるシリコン酸化
膜中に拡散し、この表面近くのアルミニウム濃度は１０
１４〜１０１６ｃｍ−３に低下する。また第４図で示し
たようにゲート層３３の内部における濃度は充分に高く
でき、ゲート層３３の横抵抗は小さくできる。（ニ）ア
ノード層３２およびゲート層３５の電極コンタクトを良
好にするため、ｐ型の不純物、例えばボロンを高濃度に
拡散してｐ＋層５４を形成する。（ホ）ゲート層に囲ま
れたチヤンネル部５５の表面に、ｎ型の不純物、例えば
リンを高濃度に拡散してｎ＋のカソード層５６を形成す
る。（へ）最後にｐ＋層５４およびｎ＋カソード層５６
表面に良導電性の金属、例えばアルミニウムを真空蒸着
して電極５７を形成する。以上のプロセスで製造した素
子のゲートとカソード間に逆方向電圧を印加したときの
空間電荷層は、第３図中の３８で示したように、表面近
くでは主にゲート層３３側に拡がり、カソード層３４の
下側では主にｎ基板３１側へ拡がる。

すなわちカソード層３４への空間電荷層３８の拡がりは
少ないので、ゲート層３３とカソード層３４は接してい
てもよく、ゲートとカソード間の逆方向耐電圧を低下す
ることなく、チヤンネル部３５を狭くできる。また前述
したように、ゲート層３３の横抵抗を小さくできる。し
たがつて上記実施例によれば、スイツチング時間が短か
く、かつ電圧ゲインの高い縦形電界効果型半導体スイツ
チを得ることができる。

また、上記実施例においてゲート層３３を形成するには
アルミニウムの酸化雰囲気中での拡散法を用いたが、ア
ルミニウムのかわりにガリウムを用いても同様の効果が
達成できる。

このように、本発明スイツチング素子を製作するのに拡
散法のみを用いることは素子の製造工程を簡単にし、歩
留を向上させる効果がある第６図は采発明の他の実施例
を示す。

図恥の番号は第３図と同一である。この実施例での素子
は、力ソー丁層３４７５周辺輛をゲート層３３の上端部
にくいこむように形成したものである。この場合７？―
◆―？１−′１でも、前述したように、ゲート層３３の
表面近傍の不純・物濃度が内部よりも低いので、ゲート
とカソード間の逆方向耐電圧の低下はない。

さらに第６図のような構造では、チヤンネル部３５を含
むｐ＋Ｐｎｎ＋型のダイオード領域の他に、カソード層
３４がゲート層３３の上端部にくいこんだ部分を含んで
ｐ＋Ｐｎｐｎ＋型のサイリスタ領域となり、この領域も
主電流通路となるので、前実施例で示した効果の他にオ
ン状態での通電面積が増加し、同一通電量において順方
向電圧降下およびターンオフタイムが小さくなるという
利点がある。

第６図に示す構造の素子は、第５図に示す製造工程にお
いてｎ＋型カソード層５６の拡散パターンを第５図ホに
おけるよりも広げ、同層５６の周辺部がｐ型ゲート層に
重な゜るようにすることで製造され得る。以上述べたよ
うに、本発明によれば、エピタキシヤル成長技術を用い
ないで、ゲート層の横抵抗を大きくすることなく表面近
傍の不純物濃度が下げてあるので、縦形電界効果半導体
スイツチング素子のスイツチング時間を短かく、順方向
電圧降下を低くかつ電圧ゲインを大きくできる。

【図面の簡単な説明】

第１図は従来の埋込みゲート型の電界効果スイツチング
素子の一例を示す図、第２図は従来の表面ゲート型の電
界効果スイツチング素子の一例を示す図、第３図は本発
明による電界効果型スイツチング素子の一実施例を示す
図、第４図は第３図に示す実施例素子のＡ−Ｎ部分にお
ける不純物濃度分布を示す図、第５図は、第３図で示し
た素子の製作プロセスの概略を示す図、第６図は本発明
による他の実施例を示す図である。 ３１・・・シリコン基板、３２・・・アノード層、３３
・・・ゲート層、３４・・・カソード層、３５、・・・
チヤンネル部、３６・・・ゲートコンタクト層、３７・
・・アノードコンタク層、３９・・・アノード電極、４
０・・・ゲート電極、４１・・・カソード電極。

Claims (1)

1. 【特許請求の範囲】 １ 一方導電型の第１の半導体層と、 第１の半導体層の一方面に隣接し第１の半導体層との間
   にｐｎ接合を形成する他方導電型の第２の半導体層と、
   第２の半導体層の第１の半導体層とは反対側の表面に隣
   接して第２の半導体層内に形成され、第２の半導体層よ
   り高い不純物濃度を有する他方導電型の少なくとも１個
   の第１の半導体領域と、第２の半導体層の第１の半導体
   層とは反対側の表面に隣接して第２の半導体層内に形成
   され、かつ、第１の半導体領域の側方を実質的に包囲す
   ると共に第１の半導体領域より第１の半導体層に延びて
   おり、第２の半導体層との間にｐｎ接合を形成する一方
   導電型の少なくとも１個の第２の半導体領域と、第１の
   半導体層の他方面、第１の半導体領域露出面及び第２の
   半導体領域露出面にそれぞれ形成された第１、第２及び
   第３の電極と、を具備し、第２の半導体領域の不純物濃
   度は第１の半導体領域に接する部分より内部の方が高い
   ことを特徴とする電界効果型半導体スイッチング素子。 ２ 第２の半導体領域が第１の半導体領域にその周縁部
   及び周辺下方部において接していることを特徴とする特
   許請求の範囲第１項記載の電界効果型半導体スイッチン
   グ素子。 ３ 第２の半導体領域の導電型を決める不純物がアルミ
   ニウムである特許請求の範囲第１項または第２項記載の
   電界効果型スイッチング素子。 ４ 第２の半導体領域の導電型を決める不純物がガリウ
   ムである特許請求の範囲第１項または第２項記載の電界
   効果型スイッチング素子。