JPS5925251B2 - マイクロプログラム制御式電子計算機における演算制御信号の作成方式 - Google Patents

Description

【発明の詳細な説明】 この発明はマイクロプログラム制御式電子計算機におけ
る演算制御信号の作成方式に関するものである。

従来、この種のマイクロプログラム制御による電子計算
機での演算制御信号の作成方式としては、第１図に示す
ようにマイクロプログラムを記憶している制御記憶ユニ
ット１からの読出しデータをマイクロ命令レジスタ２に
ラッチすると共に、同マイクロ命令レジスタ２の内容を
デコーダ３によりデコードして、電子計算機の演算を実
行するのに必要な制御信号を作成する方式が知られてい
る。

しかし乍らこのような従来の方式によると、前記デコー
ダ３のデコード出力４により演算制御データを指定して
、この内容をもとに制御信号を作成する場合には、同デ
コーダ３のデコード出力４ｎにより２次デコーダ６をイ
ネーブルし、かつ演算制御データを記憶しているレジス
タ５の内容を、この２次デコーダ６によりデコードして
、同演算制御信号を得る必要があり、このような場合、
デコーダ３のデコード出力４ａと２次デコーダ６のデコ
ード出力７ａとが同種の演算制御信号、例えば同一の演
算レジスタヘのデータ書込み指令であつたようなときに
は、デコード出力４ａとデコード出力Ｔａとの論理和を
とるオア回路８を必要としていて、この演算制御信号の
作成のために、複雑な金物構成を必要とするばかりか、
同時に前記制御記憶ユニット１の読出しデータを、マイ
クロ命令レジスタ２にラッチしたのち、演算制御信号を
得るまでの遅延時間が大きくなつて、高速の演算サイク
ルを必要とする電子計算機に適用することができないと
いう欠点があつた。従つてこの発明の目的とするところ
は、制御記憶ユニツトの読出しデータをラツチするマイ
クロ命令レジスタに、同制御記憶ユニツトの読出しデー
タもしくは同読出しデータによつて指定される演算制御
データのいずれか一方をセツトできるように構成するこ
とにより、演算制御信号の作成に必要な金物構成を簡素
化すると共に、高速の演算サイクルを必要とする電子計
算機に適用可能な演算制御信号の作成方式を提供しよう
とするものである。

以下この発明の一実施例につき、添付図面第２図および
第３図を参照して説明する。

第２図においてこの発明は、マイクロプログラムを記憶
している制御記憶ユニツト１１と、同制御記憶ユニツト
１１の読出しデータにより指定される演算制御データを
記憶するレジスタ１２と、前記制御記憶ユニツト１１の
読出しデータが間接指定を指示するコードであつたとき
にのみ信号を発生するコード検出回路１３と、前記制御
記憶ユニツト１１の読出しデータもしくは前記レジスタ
１２のデータのいずれか一方を、前記コード検出回路１
３の出力により切替える選択回路１４と、同選択回路１
４の出力をラツチするマイクロ命令レジスタ１５と、同
マイクロ命令レジスタ１５の内容をデコードして演算制
御信号を発生するデコーダ１６とを備えている。

こｋで前記構成にあつて、制御記憶ユニツト１１の読出
しデータ１７が、演算制御信号の間接指定を指示するコ
ードと不一致の場合には、コード検出回路１３の出力１
８がローレベルとなつており選択回路１４の出力に読出
しデータ１７が選択されて、マイクロ命令レジスタ１５
にセツトされる。

そしてこのマイクロ命令レジスタ１５の内容を、デコー
ダ１６によりデコードして演算制御信号１９を発生する
のであり、等価的には前記読出しデータ１７をデコード
することとなつて、演算制御信号１９は前記制御記憶ユ
ニツト１１の記憶されたマイクロプログラムに従い発生
されることとなる。また前記制御記憶ユニツト１１の読
出しデータ１７が、演算制御信号の間接指定を指示する
コードと一致する場合には、前記コード検出回路１３の
出力１８がハイレベルとなり、前記選択回路１４の出力
はレジスタ１２の内容に切替わり、前記マイクロ命令レ
ジスタ１５には読出しデータ１７により間接指定された
前記レジスタ１２の内容がセツトされる。

そしてこのマイクロ命令レジスタ１５の内容を、前記デ
コーダ１６によりデコードし、演算制御信号１９を発生
して演算の制御が行なわれるのである。すなわち、この
場合の演算制御は前記制御記憶ユニツト１１に記憶され
ているマイクロプログラムではなく、マイクロプログラ
ムにより間接的に指定された前記レジスタ１２の内容に
従つて実行されることとなるのである。次に第３図はこ
の発明の動作につき、例を挙げて説明する図表であつて
、同図表中、ゞ１ ″はハイレベルを、ゞＯ ／′はロ
ーレベルを、またゞＸ″は任意値を各々にあられしてい
る。

こＸに説明を簡単にするために、前記制御記憶ユニツト
１１の読出しデータ１７と、レジスタ１２と、マイクロ
命令レジスタ１５との語長を各々２ビツトとし、読出し
データ１７のコードがゞ１１″となつたとき、コード検
出回路１３の出力１８が・・イレベルになると仮定して
、この発明の動作を説明する。なお図表中、データＡは
読出しデータ１７のパターンを、データＢはコード検出
回路１３の出力１８のパターンを、データＣは間接指定
されるレジスタ１２のパターンを、さらにデータＤはマ
イクロ命令レジスタ１５にセツトされる内容を各々に示
している。こＸで前記データＡに示す読出しデータ１７
が′１１″以外のコードである場合には、前記データＢ
に示すようにコード検出回路１３の出力１８がローレベ
ルとなり、前記データＤに示すマイク口命令レジスタ１
５には、レジスタ１２の内容が何であつても読出しデー
タ１７がそのまムにセツトされる。

また一方前記データＡに示す読出しデータ１７が、ゞ１
１Ｉである場合には、前記データＢに示すようにコード
検出回路１３の出力１８がハイレベルとなり、選択回路
１４がレジスタ１２に切替わるために、前記データＤに
示すマイクロ命令レジスタ１５には、レジスタ１２の内
容がセツトされることになる。しかしてこのようにマイ
クロ命令レジスタ１５に、演算制御データがセツトされ
た結果として、同図表中の記事欄に示されているように
、レジス夕１２の内容がゞ００！Ｉであれば読出しデー
タ１７がゞ００１′、レジスタ１２の内容がゞ０１″で
あれば読出しデータ１７がゞ０１″、レジスタ１２の内
容がゞ１０″であれば読出しデータ１７がゞ１０″の場
合と、各々に同一の演算制御信号１９がデコーダ１６か
ら発生されて、電子計算機の演算が制御されるのであり
、またレジスタ１２の内容がゞ１１″であれば読出しデ
ータ１７では実行できなかつた新たな演算制御を実行で
きるのである。

なお、以上の説明にお（・て、レジスタ１２、コード検
出回路１３および選択回路１４を各々複数個設けること
により、間接的に指定できる演算制御データの数を増す
ことができること勿論である。

以上詳述したようにこの発明によるときは、マイクロ命
令レジスタに対し、制御記憶ユニツトの読出しデータ、
あるいはこの読出しデータによつて間接的に指定される
演算制御データのいずれか一方をセツトできるようにし
たから、この種の演算制御信号の作成を簡素化し得ると
共に、高速な演算サイクルを必要とする電子計算機，に
適用してその効果が大きいものである。

【図面の簡単な説明】

第１図は従来の演算制御信号の作成方式を示すプロツク
図、第２図はこの発明に係る演算制御信号の作成方式の
一実施例を示すプロツク図、第３図はこの発明の動作例
を示す図表である。 １１・・・・・・制御記憶ユニツト、１２・・・・・・
レジスタ、１３・・・・・・コード検出回路、１４・・
・・・・選択回路、１５・・・・・・マイクロ命令レジ
スタ、１６・・・・・・デコーダ、１７・・・・・・制
御記憶ユニツトの読出しデータ、１８・・・・・・コー
ド検出回路出力、１９・・・・・・演算制御信号。

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラム制御式電子計算機において、制
   御記憶ユニットの読出しデータ内の演算制御フィールド
   により演算制御データを記憶するレジスタが指定された
   場合には、前記制御記憶ユニットの読出しデータ内の演
   算制御フィールドの内容を前記演算制御データを記憶す
   るレジスタの内容に切替えて、ラッチするマイクロ命令
   レジスタを設け、このマイクロ命令レジスタにラッチさ
   れた内容をデコードして演算制御信号を作成するように
   したことを特徴とする演算制御信号の作成方式。