JPS5925422B2

JPS5925422B2 - フアクシミリ送信機

Info

Publication number: JPS5925422B2
Application number: JP53104366A
Authority: JP
Inventors: 晋五山口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1978-08-29
Filing date: 1978-08-29
Publication date: 1984-06-18
Also published as: JPS5531312A; DE2934559A1; DE2934559C2; US4651221A

Description

【発明の詳細な説明】本発明はファクシミリ送信機に係り、特に電荷蓄積型走
査素子を用いて原稿の読み取り走査を行うファクシミリ
送信機に好適な、走査素子から良質な画情報を抽出して
受信側に伝送するためのファクシミリ送信機に関する。

一般にファクシミリ逮信機は第１図に示すように、主走
査を行つて原稿画像に対応した２値化された画素データ
Ｄ、画素クロックＰＤ、主走査同期信号ＰＩを出力する
スキヤカ１、スキャナ１から出力された画素データＤを
記憶するバッファメモリ２、データ要求信号ＰＩ’を出
してバッファメモリ２に記憶されたデータＤを読み出し
クロックＰＤ’で１画素づつ取り出し、ランレングスコ
ード化を行うデータ圧縮装置３、データ圧縮装置３でコ
ード化された１ライン毎のデータＤを変調して受信側へ
伝送する変調器４、副走査を行うパルスモータ５、バッ
ファメモリ２への画素データＤの記憶が可能になつたと
き出力される副走査イネーブル信号ＳＥに応じてパルス
モータ５に駆動パルスを出力するパルスモータ駆動回路
６から構成されている。

スキャナ１、パルスモータ５、パルスモータ駆動回路６
から成る原稿読取部分は、例えば、第２図に示すように
構成され、バッファ装置２からパルスモータ、駆動回路
６に副走査イネーブル信号ＳＥが印加されたとき、駆動
パルスを回路６からパルスモータ５に加え、移送ローラ
Ｒを駆動して原稿Ａを図示矢印方向に所定量づつ移送す
ることにより、副走査を行う。

一方、コンタクトガラスＧ上の、照明用光源ＬＡにより
照明された原稿画像を、ミラーＭ１結像レンズＬＥを介
してスキヤナ１の走査素子上に結像し、主走査を行う。
ところで、走査素子として電荷蓄積型走査素子を用いた
場合、スキヤナ１は、例えば、第３図に示すように構成
することができる。

即ち、１Ａは画素クロツク、即ち、シフトクロツクＰＤ
、主走査同期パルス、即ち、並列転送パルスＰＩｌりセ
ツトパルスＰＩＯを発生するパルス発生回路、１Ｂはフ
オトダイオードアレイ１Ｂ１、積分キヤパシタ１Ｂ２、
ＭＯＳスイツチ１Ｂ３、ＣＣＤシフトレジスタ１Ｂ４か
ら成る電荷蓄積型走査素子、１Ｃは走査素子１Ｂから得
られる画信号を増巾する増幅器、１Ｄはその画信号を２
値化するための２値化回路である。

この電荷蓄積型走査素子１Ｂは、更に具体的には、第４
図のように構成され、フオトダイオードアレイ１Ｂ１上
に結像された主走査ライン毎の画情報は１画素づつ各フ
オトダイオードＰｈＤにより光電変換され、積分キヤパ
シタ１Ｂ２の各コンデンサＣにチヤージする。

各コンデンサＣにチヤージされた電圧は、ＭＯＳスイツ
チ１Ｂ３の電界効果トランジスタＦＥＴ２を介して、Ｃ
ＣＤシフトレジスタの各素子Ｆに移され、シフトクロツ
ク即ち画素クロツクＰＤにより１画素づつ走査素子１Ｂ
から出力する。第５図は、このときの各信号のタイミン
グを示したもので、図示の通り、積分キャパシタ１Ｂ２
の各コンデンサＣにチヤージされた画情報に対応した電
圧は、主走査同期パルスＰＩによりＦＥＴ２を介してＣ
ＣＤシフトレジスタの各素子Ｆに転送タイミングＴｓで
並列転送された後、りセツトパルスＰＩＯにより、ＦＥ
Ｔｌを介してりセツトされる。

積分キヤパシタ１Ｂ２は、リセツトパル坤１。

の入力後、再び、積分タイミングＴＩで画情報に対応し
た電荷を蓄積する。積分キヤパシタ１Ｂ２に電荷が蓄積
される間、先にＣＣＤシフトレジスタ１Ｂ４に移された
各画素データＤはシフトクロツクＰＤにより順次１画素
づつ走査素子１Ｂから取り出される。

走査素子１Ｂから取り出された画素データＤは第３図の
増幅器１Ｃを経て、２値化回路１Ｄで２値化された後、
バツフア装置２へ出力される。

このように、スキヤナ１に走査素子として電荷蓄積型走
査素子を用いたフアクシミリ送信機では、１主走査ライ
ン分の画素データＤｎの読み取りを行うと同時に、それ
以前に読み取つた１走査ライン分の画素データＤｎ−１
がスキヤナ１からバツフア装置２に出力され、記憶され
る。バツフア装置２に記憶された１主走査ライン毎の画
素データは、データ圧縮装置３でランレングスコード化
された後、変調器４から伝送ラインへ送出される。とこ
ろで、従来のフアクシミリ送信機は、バツフア装置２か
らデータ圧縮装置３へ１走査ライン分の画素データが出
力され、バツフア装置に空きができると、バツフア装置
２から副走査イネーブル信号ＳＥをパルスモータ駆動回
路６に出力して副走査を行うと同時に、次の１走査ライ
ン分の画素データをスキヤナ１からバツフア装置２に入
力していた。一方、データ圧縮装置３へ出力される１走
査ライン分の画素データが込み入つていて、ランレング
スコード化に時間を要する場合は、バツフア装置２から
の画素データ取り出し間隔が長くなり、スキヤナ１から
バツフア装置２への画素データの入力及び、副走査は一
時中断される。

このため、再びバツフア装置２に空きが生じてスキャナ
１からバツフア装置２への画素データの入力及び副走査
が行われる際、走査再開後最初に得られる画素データは
、副走査が行われる以前の状態、即ち、原稿Ａが静止状
態で読み取られた画素データとなる。

このときのタイミング状態を示したのが第６図で、各信
号波形は、主走査同期信号ＰＩ、画素クロツクＰＤｌフ
オトダイオードアレイ１Ｂ１から積分キャパシタ１Ｂ２
への画情報に応じた電荷蓄積タイミング、即ち、積分タ
イミングＴＩｌ走査素子１Ｂにおける積分キヤパシタ１
Ｂ２からＣＣＤシフトレジスタへの並列転送タイミング
Ｔｓ、バツフア装置２の空き信号Ｓ。

、副走査イネーブル信号ＳＥ、バツフア記憶動作タイミ
ングＴＤの各発生状態を示している。図から明らかなよ
うに、始めの一周期のＴＩの積分タイミングで、１ライ
ン分の画情報に対応した電荷を積分キヤパシタ１Ｂ２に
積分し、電荷蓄積後の短時間Ｔｓの転送タイミングでＣ
ＣＤシフトレジスタ１Ｂ４に転送し、これを次の１周期
で画素クロツクＰＤに応じて１画素づつ出力すると同時
に次の１ライン分の積分を行う。

この結果、主走査の１周期間に積分と画素データの出力
が同時に行われ、無駄時間がないので高速な主走査を行
うことができる。

しかし、τ２期間に出力するデータはτ１期間に積分さ
れたデータＤ１となり、τ３期間に出力するデータはτ
２期間に積分されたデータＤ２となる。

従つて、読み取り走査が中断された後の走査再開時期τ
２，τ５においてバツフア装置に記憶される画素データ
は原稿がスキヤナ１に対して静止状態で読み取られた画
素データＤｌ，Ｄ４となる。このため、第７図に示すよ
うに、原稿Ａ上に仮想走査ラインＬｌ，Ｌ２，Ｌ３・・
・・・・・゜・・・・・・・を引いた場合、第６図の走
査再開時期τ２にバツフア装置２に記憶されるデータＤ
１は、原稿がスキヤナ１に対して静止状態で読み取られ
る結果、走査素子１Ｂの副走査方向走査エリアがｄ１と
なり、主として走査ラインＬ１の画情報となる。一方、
走査再開後の期間τ２にバツフア装置２に記憶されるデ
ータＤ２は原稿Ａがスキャナ１に対して移動状態で読み
取られるため、走査素子１Ｂの副走査方向走査エリアは
Ｄ２となり、主として走査ラインＬ１とＬ２の中間Ｌｌ
２上の画情報となる。

再び、読み取り走査が中断されて、次の走査再開時期τ
，にバツフア装置２に記憶されるデータＤ４は再び原稿
Ａがスキヤナ１に対して静止状態で読み取られるため、
走査エリアはＤ４となり主として走査ラインＬ３上の画
情報となる。

従つて、画素データＤ１から画素データＤ２を得る間は
、副走査が％ラインしか行われなかつたことに相当し、
また、画素データＤ２から画素データＤ４を得る間は副
走査が１％ライン分行われたことに相当する。

このように諸米のフアクシミリ送信機では、バツフア装
置に記憶される画素データの副走査方向線密度に粗密が
生じ、これを受信側で再生した場合、良好な画質が得ら
れない欠点があつた。

本発明は、上記従来技術の欠点を除去して、走査ムラの
ない良質な画情報を取り出して受信側に伝送し得るフア
クシミリ送信機を提供することを目的とする。この目的
を達成するために、本発明は最初の主走査期間に読み取
つた画素データを次の主走査期間にバツフア装置に出力
する電荷蓄積型走査素子を備えたフアクシミリ装置にお
いて、副走査が行われる間に読み取つた画素データのみ
をバツフア装置に記憶するようにしたことを特徴とする
。

以下、本発明の一実施例を第８図乃至第１２図を参照し
て説明する。先ず、本発明実施例の具体的構成及び動作
を説明する前に、第８図のタイムチヤートを参照して、
その概略を説明する。

τ１期間の途中でバツフア装置２の空き信号ＳＯが立つ
たとする。

次の主走査同期信号Ｐｌ２の立上りで副走査イネーブル
信号ＳＥが発生し、副走査が行われる。次の主走査同期
信号ＰＩ３の立下りで副走査イネーブル信号ＳＥが発生
していると、バツフア装置２はスキヤナ１から出力され
る画素データＤの書込みを始める。従つて、バツフア装
置２には原稿Ａの静止状態で積分された画素データＤ１
は捨てられ、原稿移送状態即ち、副走査を行つている間
、積分されたデータユが記憶される。更に、主走査同期
パルスＰＩ３の立上りで、バツフア装置２の空き信号が
立つていれば、引き続き副走査イネーブル信号ＳＥが発
生し副走査が行われる。一ライン分の画素データＤ２の
書込み終了後、次の主走査同期パルスＰＩ４の立下り時
点では、副走査イネーブル信号Ｓ。

が発生しているので、バッフア装置２は、再びデータの
書込を開始し、副走査が行われたτ３期間で積分した画
素データＤ３を記憶する。副走査イネーブル信号ＳＥは
、バツフア装置２の空き信号Ｓ。が下がつたあと、主走
査同期パルスＰｌ４の立土りでりセツトされる。従つて
、バツフア装置２には、副走査中に積分された画素デー
タＤ２，Ｄ３が記憶される。このように、副走査の起動
・停止には無関係に、常に副走査中に積分された画素デ
ータがバツフア装置に記憶されるため、走査ムラのない
データが得られ、これをデータ圧縮装置、変調器を介し
て受信側に伝送すれば、良質な画像が得られる。次に、
その具体的構成及び動作を説明する。第９図は、本発明
のフアクシミリ送信機に適用されるバツフア装置２の一
プロツク構成図で、これ以外の、スキヤナ、データ圧縮
装置、変調器等の構成は、前述した従来の構成と変らな
いので、その説明は省略する。第９、図において、１１
〜１４はバツフアメモリである。

本実施例では主走査を１主走査ラインに対して１回行う
よう構成し、また、バツフアメモリ１１〜１４は各々１
ライン分の画素データを記憶し得るように構成してある
が、本発明は勿論これに限定されるものではない。バツ
フアメモリ１１〜１４の具体的構成は第１０図に示す通
りである。

即ち、１０１はアドレス切換ゲート、１０２はメモリ、
１０３はフリツプフロツプである。アドレス切換ゲート
１０１はメモリ１０２のアドレスを、スキャナからの画
素データＤを記憶するときは、後述する書込用アドレス
カウンタ２２の出力に切換え、データ圧縮装置へ画素デ
ータを出力するデータ読み出し時は、後述する読出用ア
ドレスカウンタ２７の出力に切換えるためのものである
。

メモリ１０２は一般的なＲＡＭで構成される。フリツプ
フロツプ１０３はそのバツフアメモリが空き状態か否か
を示すバツフアエンプテイフラグで、この出力Ｑが「１
」のときはバツフア装置が空き状態、即ち、バツフアエ
ンプテイを示す。

アンドゲート１０４はデータ読み出し時に、データをメ
モリ１０２から出力するためのゲートである。第９図の
バツフアエンプテイ監視ゲート１５は、次に書き込まれ
るべきバツフアメモリがエンプテイであるか否かを監視
するゲートで、具体的構成は第１１図に示す通りである
。

即ち、入力信号Ａ，Ｂは後述する書込バツフア指定用４
進カウンタ２０の出力値によりバツフアメモリ１１〜１
４のバツフアエンプテイフラグ１０３の出力ＥＰＴＹｌ
ｌ〜ＥＰＴＹｌ４を選択してバツフア空き信号Ｓ。

を出力する。第９図の副走査イネーブルフラグ１６は、
パルスモータ駆動回路６に副走査イネ−フル信号ＳＥを
出力し、このイネーブル信号ＳＥの発生期間、副走査が
行われる。

書込スタートフラグ１７は書き込みの初めに短期間セツ
トされるフラグであり、書込用アドレスカウンタ２２の
りセツト、書込中フラグ１８のセツト、書込バツフア指
定用４進カウンタ２０のインクリメントを行う。

書込中フラグ１８は書込が始まると、書込スタートフラ
グ１７によりセツトされ、１ライン分の書き込みが終了
するとりセツトされるフリツプフロツプで、ナンドゲー
ト１９を開いて、画素クロツクＰＤからメモリライトパ
ルスＷＰを作り、メモリライトパルス分配ゲート２１へ
出力する。

書込バツフア指定用４進カウンタ２０は、画素データを
書き込むべきバツフアメモリ１１〜１４を指定するため
のカウンタで、書き込みの始めにインクリメントされバ
ツフア１１〜１４の指定を行う。メモリライトパルス分
配ゲート２２はメモリライトパルスＷＰをカウンタ２０
により指定されるバツフア１１〜１４へ出力するゲート
で、その具体的構成は第」２図に示す通りである。

即ち、入力されたメモリライトパルスＷＰをカウンタ２
０の出力値Ａ，Ｂで指定する各アンドゲートＡＮＤから
メモリライトパルスＷＰｌｌ〜ＷＰｌ４を出力する。

書込用アドレスカウンタ２２は、書込み時にメモリ１０
２のアドレスをアクセスするためのカウンタで、書き込
みの始めにりセツトされ、以後メモリライトパルスＷＰ
の後縁で１個づつインクリメントされる。

読出中フラグ２３はバツフアメモリからデータを読出中
に出力「１」となるフリツプフロツプで、データ圧縮装
置より送られる読出要求パルスＰ１′によりセツトされ
て読み出しを開始し、読出用アドレスカウンタ２７が最
終ビツトカウントするとりセツトされ、読み出しを終了
する。

ナンドゲート２４は読み出し中のみ、リードパルスＲＰ
を出力するためのゲートである。

読出バツフア指定用４進カウンタ２５は読み出されるバ
ツフアメモリを指定する４進カウンタである。

読出イネーブル分配ゲート２６は読出中信号、即ち、読
出イネーブル信号Ｒｌｌ〜Ｒ，４を読出バツフア指定用
４進カウンタ２５で指定されるバツフアメモリ１１〜１
４に出力するための分配ゲートである。

読出用アドレスカウンタ２γは読み出すべき画素データ
のアドレスをアクセスするためのカウン夕で、読み出し
の始めにりセツトされ、以後読出クロツクＲＰにより１
個づつインクリメントされる。

尚、書込用アドレスカウンタ２２、読出用アドレスカウ
ンタ２７のキヤリＣＹｌ，ＣＹ２は共にそのクロツク周
期の間のみ「１」となる。

また、１はインバータ、ＡＮＤはアンドゲート、０Ｒは
オアゲートを示す。次にその動作を説明する。

初期状態では書込バツフア指定用４進カウンタ２０及び
読出バツフア指定用４進カウンタ２５は最大値である３
（「１、１」）にセツトされている。

一方、ワリツプフロツプ１６，１７，１８，２３はりセ
ツト状態にある。また、各バツフア１１〜１４のバツフ
アエンブテイフラグ１０３はセツト状態にある。

書込バツフア指定用４進カウンタ１０がカウント値３（
「１、１」）を出力しているため、バツフアエンプテイ
監視ゲート１５はバツフア１１のエンプテイＥＰＴＹｌ
ｌを監視している。

このときバツフア１１のエンブテイフラグ１０３はセツ
トされているので、ＥＰＴＹｌｌは「１」であり、従つ
て、バツフアエンプテイ監視ゲート１５の出力ＳＯは「
１」となる。この状態で、主走査同期信号ＰＩが主走査
の始めに米ると、その信号の立上りで、副走査イネーブ
ルフラグ１６がセツトされ、副走査が始まる。

この時点では、書込スタートフラグ１７はセツトされな
い。次の主走査同期信号ＰＩが来ると、その同期信号の
立下りで書込スタートフラグ１７がセツトされる。書込
スタートフラグ１７がセツトされると、そのＱ出力、即
ち、「Ｏ」出力が書込中フラグ１８のセツト端子Ｓに反
転して加えられ、書込中フラグ１８をセツトし、書き込
み動作を開始する。

これと同時に、書込バツフア指定用４進カウンタ１０の
カウント値は、最大値３（「１、１」）からＯ（「０、
０」）に戻る。カウンタ１０のカウント値がＯ（「０，
．０」）になることにより、メモリライトパルス分配ゲ
ート２１は、バツフア１１にライトパルスＷＰｌｌを出
力する。

このとき、書込用アドレスカウンタ２２はフラグ１ｒの
Ｑ出力によりりセツトされており、その出力によりバツ
フア１１のメモリ１０２のＯ番地をアクセスする。

続いて、画素クロツクＰ１がナンドゲート１９、メモリ
ライトパルス分配ゲート２１を経て、ライトパルスＷＰ
ｌｌとしてバツフア１１に送られ、その時の画素データ
Ｄの１ビツトがメモリ１０２の０番地に書き込まれる。

同時に、書込スタートフラグ１７及びバツフア１１のエ
ンプテイフラグ１０３はりセツトされる。

また、書込用アドレスカウンタ２２は、書込用パルスの
立ち上りでインクリメントされ、今度は次の１番地をア
クセスする。続いて、画素クロツクＰＤが入力すると、
それに応じてメモリ１０２の１番地に画素データＤの２
ビツト目を書き込む。

以下、同様にして画素データＤを１ビツトづつ順次バツ
フア１１のメモリ１０２に記憶して行く。

書込用アドレスカウンタ２２が最大値に達するとキャリ
一ＣＹｌが発生し、インバータＩを介して書込中フラグ
１８のＤ端子に入力され、書込用パルスによつて画素デ
ータＤの最終ビツトの書き込みを行うと同時に、その書
込用パルスの立ち上りで書込中フラグ１８を夏セツトす
る。これにより、１ライン分の画素データの書き込みが
終了する。上述したように、１ライン分？画素データの
書き込みが開始された時点で、書メバツフア指定用４進
カウンタ２０の値が３からＯに切り換わる結果、バツフ
アエンプテイ監視ゲート１５は、この時点からバツフア
１２のエンプテイＥＰＴＹｌ２を監視することになる。

従つて、バツフア１２が空き状態、即ち、ＥＰＴＹｌ。
出力が「１」であれば、その主走査同期信号ＰＩの立ち
上りで、副走査イネーブルフラグ１６は引き続きセツト
され、副走査を続行する。そして、次の主走査同期信号
ＰＩの立ち下りでバツフア１２への書き込みが行われる
。一方、各バツフア１１〜１４に記憶された画素データ
の読み出しは、次のように行われる。

即ち、データ圧縮装置から読出要求パルスＰＩ′がバツ
フア装置に入力すると、読出中７ラグ２３がセツトされ
、同時に読出バツフア指定用４進カウンタ２５が、その
最大値３からＯに戻る。読出中フラグ２３がセツトされ
ると、読出イネ−ブル分配ゲート２６を介して読出しイ
ネーブル信号Ｒｌｌがバツフア１１に入力する。この信
号Ｒｌｌにより、バツフア１１のアドレス切換ゲート１
０１が切り換わり、読出用アドレスカウンタ２７のアド
レスＡＤＲ２がメモリ１０２に入力する。

従つて、読出中フラグ２３がセツトされている間、メモ
リ１０２は読出中アドレスカウンタ２７のアドレスによ
つてアクセスされる。

メモリ１０２に記憶された画素データは１ビツトづつア
ンドゲート１０４を介して出力され、オアゲート２８か
らデータ圧縮装置へ出力される。

読出用アドレスカウンタ２７は、リードパルスＲＰによ
りインクリメントされ、最大値に達すると、キヤリＣＹ
２を発生し、読出中フラグ２３をりセツトする一方、エ
ンプテイフラグ１０３をセツトし、１ライン分の画素デ
ータの読み出しを終了する。初期状態では各バツフア１
１〜１４のエンプテイフラグは全て［１」にセツトされ
ているため、４ライン分の画素データは画続して副走査
及び書き込み力桁ｐれる。

それ以降は、１ライン分の画素デコ冬力読み出しが行わ
ベバツフアへの書き込みが可能になる毎に行われる。従
つて、バツフアへの書き込み動作は、データ圧縮装置で
のコード化処理時間が長くなると、それに応じて書き込
み動作が間欠的になる。例えば、第８図に示すように、
τ１の途中でバツフアエンプテイ監視ゲート１５の出力
ＳＯが「１」になつたとすると、スキャナから入力され
る次の主走査同期信号ＰＩ２の立ち上りで、副走査イネ
ーブルフラグ１６がセツトされ、副走査イネーブル信号
ＳＥをパルスモータ駆動回路に出力し、副走査を行う。

次に主走査同期信号ＰＩ３が入力すると、その立．二
ち上りで書込スタートフラグ１７がセツトされ、前述し
たように、τ２期間に積分された画素データＤ２を書込
バツフア指定用４進カウンタ２０の出力で指定されるバ
ツフア、例えばバツフア１１に書き込む。

書込スタートフラグ１７は書き込み４開始直後りセツ
トされる。バツフア１１に画素データＤ２の書き込みを
始めた時点で書込バツフア指定用４進カウンタ２０の値
は３（「１、１」）からＯ（「０、０」）になる。

このため、バツフア監視ゲート１５（第１１図参照）は
バツフア１２のエンプテイＥＰＴＹｌ２を監視する。

バツフア１２が空いていればＥＰＴＹｌ２は「１」とな
り、監視ゲート１５の出力Ｓ。は「１」となる。従つて
、主走査同期信号ＰＩ３の立ち上りで副走査イネーブル
フラグ１６はセツト状態を継続し、副走査を続行する。

バツフア１１へ画素データＤ２の書き込みを終了して、
次の主走査同期信号ＰＩ４が入力すると、その立ち下り
で再び書込スタートフラグ１７をセツトする。

このフラグ１７のＯ出力により、書込バツフア指定用４
進カウンタ２０が０（「Ｏ、０Ｊ）から１（「Ｏ、１」
）に変る。この結果、書込用パルスＷＰｌ２を出力して
、画素データＤ３をバツフア１２に書き込むと同時に、
バツフアエンブテイ監視ゲート１５は次のバツフア１３
のエンプテイＥＰＴＹｌ３を監視する。

このとき、バツフア１３が空いていなければ、エンプテ
イＥＰＴＹｌ３は「０」で、ゲート１５の出力Ｓ。は、
この時点で立ち下る。出力ＳＯが「Ｏ」となることによ
り、主走査同期信号ＰＩ４の立ち上りで副走査イネーブ
ルフラグ１６はりセツトされ、副走査イネーブル信号Ｓ
Ｅは「０」に落ちて、副走査を停止する。

副走査が停止している間、バツフア１３には、先にτ３
期間に積分した画素データＤ３が書き込まれる。

このように、本実施例では、副走査イネーブルフラグ１
６を主走査同期信号ＰＩの立ち上りでセツトし、副走査
を行う一方、そのセツト出力ＳＥと、インバータＩを介
して得られる主走査同期信号ＰＩの反転出力、即ち、主
走査同期信号ＰＩの立ち下りで、書込スタートフラグ１
７をセツトし、画素データの書き込みを行うようにした
ので、各バツフア１１〜１４には、常に副走査が行われ
ている間、スキヤナで積分された画素データが記憶され
る。

この結果、バツフア装置に記憶された画素データの副走
査線密度は常に一定となり、これをデータ圧縮装置、変
調器を経て受信側に伝送すれば、受信側で良質な画像が
得られる。尚、上記実施例では、副走査イネーブルフラ
グ１６を主走査同期信号ＰＩの立ち上りでセツトし、書
込スタートJャ宴O１７を主走査同期信号ＰＩの立ち上り
でセツトするように構成したが、主走査同期信号として
、その信号レベルが反転したものを用いれば上記各フラ
グをセツトする条件も逆になることは云う迄もない。

また、副走査イネーブルフラグ１６は、主走査同期信号
ＰＩの立ち上りでセツトまたはりセツトされるが、出力
状態は必ずＰＩの立ち上りよりも所定の時間おくれるの
で、書込スタートフラグ１７をＰＩの立ち上りでセツト
する様に構成することもできる。

即ち、副走査イネーブルフラグ１６のクロツクと書込ス
タートフラグ１７のクロツク入力の両方を、主走査同期
信号ＰＩの立ち上りエツジを使用しても良い。但し、こ
の場合は、フリツプフロツブの入出力の遅延時間を利用
するので、素子の選定と回路に充分な注意を必要とする
。以上の記載の通り、本発明によれば、最初の主走査期
間に読み取つた画素データを次の主走査期間にバツフア
装置へ出力する電荷蓄積型走査素子を備えたフアクシミ
リ送信機において、上記バツフア装置を副走査を行つて
いる間に読み取つた画素データのみを記憶するように構
成したので、上記バツフア装置に記憶され画素データの
副走査線密度が一定となり、これを受信側に伝送すれば
、受信側で良質な画像が得られる。

【図面の簡単な説明】

第１図は、従来のフアクシミリ送信機のプロツク構成図
、第２図は、その原稿読取部分の概略構成図、第３図は
、そのスキヤナのプロツク構成図、第４図は、その走査
素子１Ｂの具体的構成図、第５図は、その動作を説明す
るためのタイムチャ一．・−ト、第６）図は、従来のフ
アクシミリ送信機の動作を説明するためのタイムチヤー
ト、第７図は、従来のフアクシミリ送信機で得られる画
素データの原稿上の走査エリアを示す説明図、第８図は
本発明の一実施例の動作を説明するためのタイムチヤー
ト、第９図は、本発明の一実施例を示すバツフア装置部
分のプロツク構成図、第１０図は、そのバツフアメモリ
装置部分のプロツク構成図、第１１図は、そのバツフア
エンプテイ監視ゲート部分の具体的構成図、第１２図は
、メモリライトパルス分配ゲート及び読出イネーブル分
配ゲートの具体的構成図である。１・・・・・・スキヤナ、２・・・・・・バツフア装置
、３・・・・・・データ圧縮装置、４・・・・・・変調
器、５・・・・・・副走査用パルスモータ、６・・・・
・・パルスモータ駆動回路、１Ａ・・・・・・パルス発
生回路、１Ｂ・・・・・・走査素子、１Ｃ・・・・・・
増幅器、１Ｄ・・・・・・２値化回路、１Ｂ１・・・・
・・フオトダイオードアレイ、１Ｂ２・・・・・・積分
キヤパシタ、１Ｂ３・・・・・・ＭＯＳスイツチ、１Ｂ
４・・・・・・ＣＣＤシフトレジスタ、１１〜１４・・
・・・・バツフアメモリ、１５・・・・・・バツフアエ
ンプテイ監視ゲート、１６・・・・・・副走査イネーブ
ルフラグ、１７・・・・・・書込スタートフラグ、１８
・・・・・・書込中フラグ、１９・・・・・・ナンドゲ
ート、２０・・・・・・書込バツフア指定用４進カウン
タ、２１・・・・・・メモリライトパルス分配ゲート、
２２・・・・・・書込用アドレスカウンタ、２３・・・
・・・読出中フラグ、２４・・・・・・ナンドゲート、
２５・・・・・・読出バツフア指定用４進カウンタ、２
６・・・・・・読出イネーブル分配ゲート、２７・・・
・・・読出用アドレスカウンタ、１０１・・・・・・ア
ドレス切換ゲート、１０２・・・・・・メモリ、゛１０
３・・・・・・エンプテイフラグ。

Claims

【特許請求の範囲】１所定周期で発生する主走査同期信号の１周期内に読
み取つた画情報を次の周期内に出力する電荷蓄積型走査
素子を有するスキャナと、該スキャナから出力される画
情報を一時記憶するバッファ装置とを備え、上記バッフ
ァ装置から画情報を取り出し、データ圧縮、変調処理を
行つて受信側へ伝送するファクシミリ送信機において、
上記スキャナから、副走査を行つている間に読み取つた
画情報が出力されるときのみ、該画情報が上記バッファ
装置に記憶されるように構成したことを特徴とするファ
クシミリ送信機。２所定周期で発生する主走査同期信号の１周期内に読
み取つた画情報を次の周期内に出力する電荷蓄積型走査
素子を有するスキャナと、該スキャナから出力される画
情報を一時記憶するバッファ装置とを備え、上記バッフ
ァ装置から画情報を取り出し、データ圧縮、変調処理を
行つて受信側へ伝送するファクシミリ送信機において、
上記バッファ装置への記憶が可能となつたことを表わす
信号に基づき、上記主走査同期信号の第２エッジで副走
査イネーブル信号の発生、停止を行う手段と、該手段か
ら発生する副走査イネーブル信号に基づき、上記主走査
同期信号の第１エッジで上記スキャナから出力される画
情報を上記バッファ記憶装置に記憶する手段とを設け、
上記スキャナが副走査を行なつている間に読み取つた画
情報だけが上記バッファ記憶装置に記憶されるように構
成したことを特徴とするファクシミリ送信機。