JPS6128218B2 - - Google Patents
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- JPS6128218B2 JPS6128218B2 JP53125571A JP12557178A JPS6128218B2 JP S6128218 B2 JPS6128218 B2 JP S6128218B2 JP 53125571 A JP53125571 A JP 53125571A JP 12557178 A JP12557178 A JP 12557178A JP S6128218 B2 JPS6128218 B2 JP S6128218B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は構成面積が小さくかつ優れた入力クラ
ンプ特性をもつ半導体集積回路装置に関する。
ンプ特性をもつ半導体集積回路装置に関する。
半導体集積回路の設計に於いて最も望まれるこ
とは、如何に小面積で良好な特性を持つものを設
計するかということである。
とは、如何に小面積で良好な特性を持つものを設
計するかということである。
すなわち、チツプの小形化を狙う余り、その集
積回路に要求される電気的特性を満たさなかつた
り、その反対に電気的特性を良好にするため、多
数の素子を使用し、数多くの配線を行うことによ
りチツプ面積の増大をまねいたりすることは好ま
しくない。
積回路に要求される電気的特性を満たさなかつた
り、その反対に電気的特性を良好にするため、多
数の素子を使用し、数多くの配線を行うことによ
りチツプ面積の増大をまねいたりすることは好ま
しくない。
以上のことより、半導体集積回路の設計者は使
用素子数を極力減らし、特性に悪影響を与えない
範囲内で各素子面積を小さくし、なおかつ配線を
効果的に行うことにより全体としてチツプ面積が
小さくなるように心掛けねばならない。
用素子数を極力減らし、特性に悪影響を与えない
範囲内で各素子面積を小さくし、なおかつ配線を
効果的に行うことにより全体としてチツプ面積が
小さくなるように心掛けねばならない。
多機能の集積回路を設計する場合、配線が複雑
になり場合によつては電源Vcc，接地GND配線等
の回路内共通配線を取り出し電極（パツド）の外
側に廻した方が配線がトポロジー的に容易となる
場合が多い。
になり場合によつては電源Vcc，接地GND配線等
の回路内共通配線を取り出し電極（パツド）の外
側に廻した方が配線がトポロジー的に容易となる
場合が多い。
しかしながら、このようにパツドの外側に配線
することは、ボンデイングのワイヤータツチによ
る悪影響が大きく、またビームリード構造の集積
回路の設計を不可能にする。更にこの構造にする
ことにより、パツドを外部配線との間に必要とさ
れる間隔と、内部配線間に必要とされる間隔との
差分チツプ面積を大きくしてしまう。このように
パツドの外側に配線を廻すことは、トポロジー的
に幾分配線を容易にするものの、上記の如く多く
の欠点を持つている。
することは、ボンデイングのワイヤータツチによ
る悪影響が大きく、またビームリード構造の集積
回路の設計を不可能にする。更にこの構造にする
ことにより、パツドを外部配線との間に必要とさ
れる間隔と、内部配線間に必要とされる間隔との
差分チツプ面積を大きくしてしまう。このように
パツドの外側に配線を廻すことは、トポロジー的
に幾分配線を容易にするものの、上記の如く多く
の欠点を持つている。
この対策の一手段としては、絶縁物をはさむこ
とにより配線を複数段にする多層配線技術もある
が、工程がその分増え、その上配線層間の電気的
接続（スルーホール）がとれにくく歩留りが低下
する等の弊害がある。
とにより配線を複数段にする多層配線技術もある
が、工程がその分増え、その上配線層間の電気的
接続（スルーホール）がとれにくく歩留りが低下
する等の弊害がある。
これに対し一般的に良く用いられる方法として
は、高濃度のＮ型層（N+層）を配線として利用
する方法があり、これを通常トンネル配線構造と
呼んでいる。
は、高濃度のＮ型層（N+層）を配線として利用
する方法があり、これを通常トンネル配線構造と
呼んでいる。
この方法によれば、幾分配線に抵抗が入るもの
の、エミツタ拡散（N+拡散）により形成でき特
別に工程を増やす必要がない。すなわち、N+ト
ンネル配線方法は複雑な回路の配線設計には非常
に効果的な方法であることがわかる。
の、エミツタ拡散（N+拡散）により形成でき特
別に工程を増やす必要がない。すなわち、N+ト
ンネル配線方法は複雑な回路の配線設計には非常
に効果的な方法であることがわかる。
一方、TTL（トランジスタ トランジスタ
ロジツク）やDTL（ダイオード トランジスタ
ロジツク）により論理回路網を構成した場合、
信号の変化時に送信側と受信側の間で生ずる反射
により、受信側回路の入力電圧が負の大きな値に
振れる場合がある。この負の電圧が深すぎると反
射係数倍でもどるGND（接地）レベルから正側
への振れも大きくなり、この正側の振れが回路の
閾値電圧以上の値となつている場合は、この正側
の振れが閾値電圧以下に減少しない限り受信側の
入力が最終的に低レベルになつたことにはならな
い。すなわち送信側の出力が一方の論理レベルか
ら他方のレベルへ移行してから最終的に受信側の
出力がそれに見合つた論理レベルへ落着くまでの
時間は、上記の反射による受信側の負の電位への
振れの大きさに大きく依存する。
ロジツク）やDTL（ダイオード トランジスタ
ロジツク）により論理回路網を構成した場合、
信号の変化時に送信側と受信側の間で生ずる反射
により、受信側回路の入力電圧が負の大きな値に
振れる場合がある。この負の電圧が深すぎると反
射係数倍でもどるGND（接地）レベルから正側
への振れも大きくなり、この正側の振れが回路の
閾値電圧以上の値となつている場合は、この正側
の振れが閾値電圧以下に減少しない限り受信側の
入力が最終的に低レベルになつたことにはならな
い。すなわち送信側の出力が一方の論理レベルか
ら他方のレベルへ移行してから最終的に受信側の
出力がそれに見合つた論理レベルへ落着くまでの
時間は、上記の反射による受信側の負の電位への
振れの大きさに大きく依存する。
すなわち、TTL，DTLの設計に於いては、入
力点がGNDレベルより負の大きな電位にならぬ
よう、何らかの入力クランプ回路を設ける必要が
あり、第１図に示すように、通常GNDと入力と
の間にGNDをアノード、入力をカソードとする
ダイオード２０２，２０３を入れることにより入
力クランプ回路を構成している。
力点がGNDレベルより負の大きな電位にならぬ
よう、何らかの入力クランプ回路を設ける必要が
あり、第１図に示すように、通常GNDと入力と
の間にGNDをアノード、入力をカソードとする
ダイオード２０２，２０３を入れることにより入
力クランプ回路を構成している。
前記のトンネル配線構造により、この入力クラ
ンプダイオードを構成した従来例の平面図を第２
図に、また第２図のＡ―A′方向の断面図を第３
図に示す。
ンプダイオードを構成した従来例の平面図を第２
図に、また第２図のＡ―A′方向の断面図を第３
図に示す。
Ｐ型半導体基板１にＮ型埋込層２を設けその上
にＮ型層をエピタキシヤル成長させ、Ｐ型絶縁分
離層４を拡散してＮ型層の島３を形成する。この
あと島３に高濃度のＮ層６を選択拡散により設け
絶縁膜７を形成した後、８１，８２，８３部を開
口し、Al配線層９１，…，９６を設ける。
にＮ型層をエピタキシヤル成長させ、Ｐ型絶縁分
離層４を拡散してＮ型層の島３を形成する。この
あと島３に高濃度のＮ層６を選択拡散により設け
絶縁膜７を形成した後、８１，８２，８３部を開
口し、Al配線層９１，…，９６を設ける。
尚、１００は入力端子のパツドを、９４，９
５，９６はVccを含む一般配線を示し、また９３
は配線トンネルから隔つたところにあるGND配
線を示し、８３に於いて絶縁領域を最低電位に接
続してある。
５，９６はVccを含む一般配線を示し、また９３
は配線トンネルから隔つたところにあるGND配
線を示し、８３に於いて絶縁領域を最低電位に接
続してある。
第４図は、第２図および第３図の等価回路図を
示す。１０１は第３図領域４と領域３，６との間
で形成されるPN接合ダイオードを示し、４′は９
３から上記PN接合迄の領域４による抵抗、６′は
８２〜８１へかけての領域６による抵抗を示す。
第２図ないし第４図に於いて配線９２は第１図の
入力ゲートトランジスタ５のエミツタに接続され
る）図示は省略してある。）。
示す。１０１は第３図領域４と領域３，６との間
で形成されるPN接合ダイオードを示し、４′は９
３から上記PN接合迄の領域４による抵抗、６′は
８２〜８１へかけての領域６による抵抗を示す。
第２図ないし第４図に於いて配線９２は第１図の
入力ゲートトランジスタ５のエミツタに接続され
る）図示は省略してある。）。
以上の図の如く、入力配線のトンネル領域の近
傍にGND配線がなく、回路中他の素子を形成し
ている多くの島を経て遠く隔つた処で絶縁領域が
GNDに接続されている場合第４図の抵抗４′（以
降ΓBと呼ぶ）が非常に大きくなり、ひいては或
る入力引き出し電流に伴なう入力点の負の電圧へ
の落ち込みを大きくしてしまう。
傍にGND配線がなく、回路中他の素子を形成し
ている多くの島を経て遠く隔つた処で絶縁領域が
GNDに接続されている場合第４図の抵抗４′（以
降ΓBと呼ぶ）が非常に大きくなり、ひいては或
る入力引き出し電流に伴なう入力点の負の電圧へ
の落ち込みを大きくしてしまう。
すなわち、第４図に於いて入力引き出し電流Ｉ
Iと入力電圧ＶIとの関係はPNダイオードの順方
向電圧をＶDとすると ＶI＝ＶD＋ＩI・ΓB………(1) と近似でき、ΓBが大きくなれば、それに伴ない
ＶIも大きくなることがわかる。尚第(1)式に於い
て記号は絶対値を示す。
Iと入力電圧ＶIとの関係はPNダイオードの順方
向電圧をＶDとすると ＶI＝ＶD＋ＩI・ΓB………(1) と近似でき、ΓBが大きくなれば、それに伴ない
ＶIも大きくなることがわかる。尚第(1)式に於い
て記号は絶対値を示す。
ここでΓBを小さくするためには、コンタクト
８３を島３のそばに近づければ良いが、他に
GND配線が必要としない場合領域３の近くへ
GND配線をわざわざめぐらすことは配線の効率
が悪く、チツプ面積の増大はまぬがれない。
８３を島３のそばに近づければ良いが、他に
GND配線が必要としない場合領域３の近くへ
GND配線をわざわざめぐらすことは配線の効率
が悪く、チツプ面積の増大はまぬがれない。
このようにトンネルの島と絶縁領域との間で形
成されるPNダイオードを入力クランプダイオー
ドとする従来構造は、その近くにGND配線がな
いとき、PNダイオードのＰ領域の直列抵抗が大
きくなり、入力引き出し電流が多いとき、入力を
充分クランできないという欠点があつた。
成されるPNダイオードを入力クランプダイオー
ドとする従来構造は、その近くにGND配線がな
いとき、PNダイオードのＰ領域の直列抵抗が大
きくなり、入力引き出し電流が多いとき、入力を
充分クランできないという欠点があつた。
本発明はこのような事情に鑑みてなされたもの
で、素子を増やすことなく、極めて優れた入力ク
ランプ特性を有する半導体集積回路装置を提供す
るものである。
で、素子を増やすことなく、極めて優れた入力ク
ランプ特性を有する半導体集積回路装置を提供す
るものである。
本発明は、入力配線の一部を成すトンネルの島
を分離したのちＮ型エピタキシヤル領域の一部を
残し、絶縁領域と重なるようにベース拡散を行
い、絶縁層をへだててトンネルの上に配線されて
いるVcc線、あるいは低インピーダンスである高
電位を与える配線と前記ベース拡散されたかつた
エピタキシヤル領域とのコンタクトをとることに
より、Vccをコレクタ、GNDをベース、入力をエ
ミツタとするNPNトランジスタを形成したこと
を特徴とする。
を分離したのちＮ型エピタキシヤル領域の一部を
残し、絶縁領域と重なるようにベース拡散を行
い、絶縁層をへだててトンネルの上に配線されて
いるVcc線、あるいは低インピーダンスである高
電位を与える配線と前記ベース拡散されたかつた
エピタキシヤル領域とのコンタクトをとることに
より、Vccをコレクタ、GNDをベース、入力をエ
ミツタとするNPNトランジスタを形成したこと
を特徴とする。
すなわち、本発明によれば、第１導電型半導体
基板、該第１導電型半導体基板上に形成された第
２導電型半導体層、該第２導電型半導体層を複数
の第２導電型第１領域にPN接合で分離する第１
導電型第２領域、前記第２導電型第１領域内に設
けられた高濃度第２導電型第３領域を入力配線層
とする半導体集積回路装置において、前記第１導
電型半導体第２領域と少なくとも一部重なつて第
２導電型半導体第１領域に形成された第１導電型
第４領域を有し、該第１導電型第４領域に前記高
濃度第２導電型第３領域を設け、前記第１導電型
第２領域又は第４領域に接地電極を設けたことを
特徴とする半導体集積回路装置が得られる。
基板、該第１導電型半導体基板上に形成された第
２導電型半導体層、該第２導電型半導体層を複数
の第２導電型第１領域にPN接合で分離する第１
導電型第２領域、前記第２導電型第１領域内に設
けられた高濃度第２導電型第３領域を入力配線層
とする半導体集積回路装置において、前記第１導
電型半導体第２領域と少なくとも一部重なつて第
２導電型半導体第１領域に形成された第１導電型
第４領域を有し、該第１導電型第４領域に前記高
濃度第２導電型第３領域を設け、前記第１導電型
第２領域又は第４領域に接地電極を設けたことを
特徴とする半導体集積回路装置が得られる。
次に、本発明の実施例を図面を用いて説明す
る。
る。
第５図は本発明の一実施例を示す上面図、第６
図は第５図のＡ―A′の断面図、第７図は第５図
Ｂ―B′断面図、第８図はその等価回路図である。
図は第５図のＡ―A′の断面図、第７図は第５図
Ｂ―B′断面図、第８図はその等価回路図である。
ＩはＰ型半導体基板、２はＮ型埋込層、３はＰ
型半導体基板１上に形成したＮ型エピタキシヤル
層で、Ｐ型絶縁分離層４（第２領域）によつて島
状の第１領域が形成されている。この島状の第１
領域３には領域３１を残してＰ型不純物を拡散し
てＰ型の第４領域５が形成されており、その上に
高濃度のＮ型不純物を拡散し第３領域６１が形成
されている。このとき領域３１にも高濃度のＮ型
不純物を拡散し領域６２が形成される。更にその
上に形成された絶縁膜７には開口８１，８２，８
３，８４が設けられていて、この開口を覆つてア
ルミニウム配線層９１〜９６が設けられている。
尚１００は入力端子のパツドを９３は配線トンネ
ル（第３領域６１）から隔つたところにある
GND配線、９４はVcc配線、９５，９６は一般配
線を示す。
型半導体基板１上に形成したＮ型エピタキシヤル
層で、Ｐ型絶縁分離層４（第２領域）によつて島
状の第１領域が形成されている。この島状の第１
領域３には領域３１を残してＰ型不純物を拡散し
てＰ型の第４領域５が形成されており、その上に
高濃度のＮ型不純物を拡散し第３領域６１が形成
されている。このとき領域３１にも高濃度のＮ型
不純物を拡散し領域６２が形成される。更にその
上に形成された絶縁膜７には開口８１，８２，８
３，８４が設けられていて、この開口を覆つてア
ルミニウム配線層９１〜９６が設けられている。
尚１００は入力端子のパツドを９３は配線トンネ
ル（第３領域６１）から隔つたところにある
GND配線、９４はVcc配線、９５，９６は一般配
線を示す。
なお配線９２は例えばTTLゲート回路の入力
ゲートトランジスタのエミツタに接続されている
が、煩しいので図示は省略してある。
ゲートトランジスタのエミツタに接続されている
が、煩しいので図示は省略してある。
この実施例から明らかなように本発明の主要部
の等価回路は第８図に示すようになる。抵抗
４′，は絶縁領域４による抵抗、抵抗６１′は高濃
度Ｎ型領域６１による抵抗である。
の等価回路は第８図に示すようになる。抵抗
４′，は絶縁領域４による抵抗、抵抗６１′は高濃
度Ｎ型領域６１による抵抗である。
次に本発明の作用・効果について説明する。
入力９１がGND電位から負の電位になり、PN
ダイオード順方向電圧一段分の電圧（約0.7V）
より負の大きな値となると第８図のトランジスタ
１０２のエミツタ接合が順方向バイアスされ、ト
ランジスタ１０２が動作し始める。すなわちVcc
配線９４からトランジスタ１０２のコレクタ電流
が流れこの電流と、GND配線９３から流れ込む
ベース電流を加えたものが入力電流として流れ出
る。尚このとき入力電流のほとんどはトランジス
タのコレクタ電流がしめる。よつて、入力電流を
多く引き出したときに於いても、本発明によれ
ば、抵抗４′による電圧降下が少なく、半導体集
積回路の入力クランプ特性の改善に著しい効果が
ある。
ダイオード順方向電圧一段分の電圧（約0.7V）
より負の大きな値となると第８図のトランジスタ
１０２のエミツタ接合が順方向バイアスされ、ト
ランジスタ１０２が動作し始める。すなわちVcc
配線９４からトランジスタ１０２のコレクタ電流
が流れこの電流と、GND配線９３から流れ込む
ベース電流を加えたものが入力電流として流れ出
る。尚このとき入力電流のほとんどはトランジス
タのコレクタ電流がしめる。よつて、入力電流を
多く引き出したときに於いても、本発明によれ
ば、抵抗４′による電圧降下が少なく、半導体集
積回路の入力クランプ特性の改善に著しい効果が
ある。
次にこのことを詳しく説明すると、トランジス
タ１０２の電流増巾率をｈFE，ベース―エミツタ
順方向電圧をＶBE，抵抗４′の抵抗値をΓBとする
と、入力電圧ＶIは ＶI＝ＶBE＋ＲB・ＩI／ｈFE……(2) となる。従来の場合のＶIを示す式〔第(1)式〕と
本発明の場合の式〔第(2)式〕とを較べるに、第(1)
式のＩIが第(2)式ではＩI／ｈFEとなつている。す
なわち、同じＩIに対し、従来〔第(1)式〕に比較
し本発明〔第(2)式〕においては抵抗ΓBによる電
圧降下がｈFE分の１となつており著るしく寄生抵
抗ΓBの悪影響が少なくなつていることがわか
る。
タ１０２の電流増巾率をｈFE，ベース―エミツタ
順方向電圧をＶBE，抵抗４′の抵抗値をΓBとする
と、入力電圧ＶIは ＶI＝ＶBE＋ＲB・ＩI／ｈFE……(2) となる。従来の場合のＶIを示す式〔第(1)式〕と
本発明の場合の式〔第(2)式〕とを較べるに、第(1)
式のＩIが第(2)式ではＩI／ｈFEとなつている。す
なわち、同じＩIに対し、従来〔第(1)式〕に比較
し本発明〔第(2)式〕においては抵抗ΓBによる電
圧降下がｈFE分の１となつており著るしく寄生抵
抗ΓBの悪影響が少なくなつていることがわか
る。
次に本発明の他の実施例を説明する。
第９図は本発明の他の実施例を示す平面図、第
１０図および第１１図はそれぞれ第９図のＡ―
A′断面図、Ｂ―B′断面図である。
１０図および第１１図はそれぞれ第９図のＡ―
A′断面図、Ｂ―B′断面図である。
この実施例に於いては、論理回路内の回路的に
必要な抵抗１０３をＰ型拡散層５２として作り込
む島３に、第６図に示す第４領域５と同等の作用
をさせるための領域５１を設け、該領域５１に高
濃度のＮ型不純物を拡散し、領域６１を形成しこ
の部分をトンネル配線としたことを特徴としてい
る。この場合においても高濃度Ｎ形不純物より成
る配線トンネル領域６１と領域５１又は４と、領
域６２の間でNPNトランジスタが形成され等価
回路は第８図で示されることは明らかである。
必要な抵抗１０３をＰ型拡散層５２として作り込
む島３に、第６図に示す第４領域５と同等の作用
をさせるための領域５１を設け、該領域５１に高
濃度のＮ型不純物を拡散し、領域６１を形成しこ
の部分をトンネル配線としたことを特徴としてい
る。この場合においても高濃度Ｎ形不純物より成
る配線トンネル領域６１と領域５１又は４と、領
域６２の間でNPNトランジスタが形成され等価
回路は第８図で示されることは明らかである。
なお、アルミニウム配線９６および高濃度Ｎ型
領域６２は抵抗１０３（Ｐ型拡散層５２）のため
に必要なものである。
領域６２は抵抗１０３（Ｐ型拡散層５２）のため
に必要なものである。
これらの実施例においては、入力引き出し電流
に伴なう入力点の負の電圧の落ち込みは例えば所
定の条件・配置関係において−13Vから−0.9Vに
改善される。
に伴なう入力点の負の電圧の落ち込みは例えば所
定の条件・配置関係において−13Vから−0.9Vに
改善される。
以上詳細に説明したように本発明によれば、ベ
ース電極配線は必要がないし、Vcc配線も若干の
レイアウトの修正をすればよいので占有面積をほ
とんど増加させることなく極めて優れた入力クラ
ンプ特性を有する半導体集積回路装置を得ること
ができる。
ース電極配線は必要がないし、Vcc配線も若干の
レイアウトの修正をすればよいので占有面積をほ
とんど増加させることなく極めて優れた入力クラ
ンプ特性を有する半導体集積回路装置を得ること
ができる。
第１図は、従来の半導体集積回路装置の一例で
ある入力クランプダイオードを有する通常の
TTLの一回路例を示す回路接続図、第２図はト
ンネル配線構造により入力クランプダイオードを
構成した従来の半導体集積回路装置を説明するた
めの平面図、第３図は第２図のＡ―A′断面図、
第４図は第２〜第４図で示される従来例の等価回
路図、第５図は本発明の一実施例を示す平面図、
第６図は第５図のＡ―A′断面図、第７図は第５
図のＢ―B′断面図、第８図は本発明構造の一実施
例の等価回路図、第９図は本発明の他の実施例を
示す平面図、第１０図は第９図のＡ―A′断面
図、第１１図は第９図のＢ―B′断面図である。 ２０１……入力端子、２０２，２０３，２１
０，１０１……ダイオード、２０４，２０６，２
０８，２１１，１０３……抵抗、２０５，２０
７，２０９，２１２，１０２…トランジスタ、２
１４……Vcc端子、２１３……出力端子、１，
４，５，５１，５２……Ｐ型半導体、２，３，
６，６１，６２……Ｎ型半導体、７……絶縁体、
９１〜９６……アルミニウム配線、１００…ボン
デイングパツド。
ある入力クランプダイオードを有する通常の
TTLの一回路例を示す回路接続図、第２図はト
ンネル配線構造により入力クランプダイオードを
構成した従来の半導体集積回路装置を説明するた
めの平面図、第３図は第２図のＡ―A′断面図、
第４図は第２〜第４図で示される従来例の等価回
路図、第５図は本発明の一実施例を示す平面図、
第６図は第５図のＡ―A′断面図、第７図は第５
図のＢ―B′断面図、第８図は本発明構造の一実施
例の等価回路図、第９図は本発明の他の実施例を
示す平面図、第１０図は第９図のＡ―A′断面
図、第１１図は第９図のＢ―B′断面図である。 ２０１……入力端子、２０２，２０３，２１
０，１０１……ダイオード、２０４，２０６，２
０８，２１１，１０３……抵抗、２０５，２０
７，２０９，２１２，１０２…トランジスタ、２
１４……Vcc端子、２１３……出力端子、１，
４，５，５１，５２……Ｐ型半導体、２，３，
６，６１，６２……Ｎ型半導体、７……絶縁体、
９１〜９６……アルミニウム配線、１００…ボン
デイングパツド。
Claims (1)
- １ 第１導電型半導体基板、該第１導電型半導体
基板上に形成された第２導電型半導体層、該第２
導電型半導体層を複数の第２導電型第１領域に
PN接合で分離する第１導電型第２領域、前記第
２導電型第１領域内に設けられた高濃度第２導電
型第３領域を入力配線層とする半導体集積回路装
置において、前記第１導電型半導体第２領域と少
なくとも一部重なつて第２導電型半導体第１領域
に形成された第１導電型第４領域を有し、該第１
導電型第４領域に前記高濃度第２導電型第３領域
を設け、前記第１導電型第２領域又は第４領域に
接地電極を設けたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12557178A JPS5552240A (en) | 1978-10-11 | 1978-10-11 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12557178A JPS5552240A (en) | 1978-10-11 | 1978-10-11 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552240A JPS5552240A (en) | 1980-04-16 |
| JPS6128218B2 true JPS6128218B2 (ja) | 1986-06-28 |
Family
ID=14913474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12557178A Granted JPS5552240A (en) | 1978-10-11 | 1978-10-11 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5552240A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143565A (ja) * | 1982-02-19 | 1983-08-26 | Matsushita Electronics Corp | 半導体回路配線体 |
| JPS61240668A (ja) * | 1985-04-17 | 1986-10-25 | Sanyo Electric Co Ltd | 半導体集積回路 |
-
1978
- 1978-10-11 JP JP12557178A patent/JPS5552240A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552240A (en) | 1980-04-16 |
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