JPS5928092B2 - インパルス計数回路 - Google Patents
インパルス計数回路Info
- Publication number
- JPS5928092B2 JPS5928092B2 JP4777776A JP4777776A JPS5928092B2 JP S5928092 B2 JPS5928092 B2 JP S5928092B2 JP 4777776 A JP4777776 A JP 4777776A JP 4777776 A JP4777776 A JP 4777776A JP S5928092 B2 JPS5928092 B2 JP S5928092B2
- Authority
- JP
- Japan
- Prior art keywords
- relay
- circuit
- memory
- impulse
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/74—Pulse counters comprising counting chains; Frequency dividers comprising counting chains using relays
Description
【発明の詳細な説明】
本発明は継電器（以下リレーという）を使用したインパ
ルス計数回路に関するものであり、特に自動電話交換機
のレジスタあるいはセンタなどに使用されている順送り
方式のインパルス計数回路に適したものである。
ルス計数回路に関するものであり、特に自動電話交換機
のレジスタあるいはセンタなどに使用されている順送り
方式のインパルス計数回路に適したものである。
従来この種のインパルス計数回路においては、あとにや
や詳しく説明するように、性能自体については問題がな
いが、使用する数字記憶リレーは多数の而も連結切替の
接点を具えたものでなければならず、また場合によつて
は接点でチェーン回フ 路を構成しなければならず、ま
た回路構成が機能的に入組んでいるため、数字記憶回路
が複数列ある場合制御回路までその数だけ独立に設けね
ばならず経済的に望ましいものではなかつた。
や詳しく説明するように、性能自体については問題がな
いが、使用する数字記憶リレーは多数の而も連結切替の
接点を具えたものでなければならず、また場合によつて
は接点でチェーン回フ 路を構成しなければならず、ま
た回路構成が機能的に入組んでいるため、数字記憶回路
が複数列ある場合制御回路までその数だけ独立に設けね
ばならず経済的に望ましいものではなかつた。
したがつて本発明の目的は、使用リレーの限定５ を少
なくし、特に１メーク接点のみしか有しないリレーを使
用でき、而もどのような使い方でも特別の回路構成を必
要とせず、而も複数の数字記憶回路がある場合に好適な
インパルス計数回路を提供するにある。
なくし、特に１メーク接点のみしか有しないリレーを使
用でき、而もどのような使い方でも特別の回路構成を必
要とせず、而も複数の数字記憶回路がある場合に好適な
インパルス計数回路を提供するにある。
ク 本発明の他の目的は、経済的なインパルス計数回路
を提供するにある。
を提供するにある。
本発明のインパルス計数回路は、リレーを使用したのイ
ンパルス計数回路において、計数数字の各桁毎に、それ
ぞれの桁の数字を記憶する数字記５ 憶リレーと、各数
字記憶リレーの記憶内容を一時待避させる一時待避リレ
ーと、一時待避させるための制御を行う制御回路を配設
した回路であつて、インパルスカ功口えられたとき数字
記憶リレーの記憶内容を同じ桁の一時待避リレーに移し
た上で数ｏ 字記憶リレーの記憶内容を先の桁の数字記
憶リレーに移し変えて１つの計数を行わせるようにした
インパルス計数回路である。
ンパルス計数回路において、計数数字の各桁毎に、それ
ぞれの桁の数字を記憶する数字記５ 憶リレーと、各数
字記憶リレーの記憶内容を一時待避させる一時待避リレ
ーと、一時待避させるための制御を行う制御回路を配設
した回路であつて、インパルスカ功口えられたとき数字
記憶リレーの記憶内容を同じ桁の一時待避リレーに移し
た上で数ｏ 字記憶リレーの記憶内容を先の桁の数字記
憶リレーに移し変えて１つの計数を行わせるようにした
インパルス計数回路である。
次に図面を参照して詳細に説明する。
第１図は本発明の特徴を明確にするために示し５ た従
来のインパルス計数回路の一例を示したものであり、第
２図は第１図の回路の動作図を示したものであり、以下
両図を参照して従来の計数回路につき説明する。
来のインパルス計数回路の一例を示したものであり、第
２図は第１図の回路の動作図を示したものであり、以下
両図を参照して従来の計数回路につき説明する。
いま巻線を図示していないリレー０Ｎを動作させている
状態すなわち接点０ｎが閉じている状態で初期設定パル
スＡを加えると、リレー０が動作し接点０定により自己
保持する。
状態すなわち接点０ｎが閉じている状態で初期設定パル
スＡを加えると、リレー０が動作し接点０定により自己
保持する。
ここで計数インパルスＢを１個与えると、接点０１一接
点９５−接点１０を経てリレー１が駆動され、接点０ｎ
の地気により自己保持する。一方リレー０の自己保持は
、リレー１の白己保持による接点１２の動作にも拘らず
、地気のインパルスＢが印加されている間はそのまま継
続され、インパルスＢがなくなると共にリレー０は復旧
する。すなわちここでインパルスを１個計数したことに
なる。次いでインパルスＢを次々に入力すると、リレー
は２，３，４・・・９と順次動作し、更に１０個目のイ
ンパルスにより接点０１−１１−・・・−８１−９１（
２つ目以後は“接点゛を省略してあり、以下同様）によ
りリレー０が再び動作する。以上のようにしてこの回路
は循環計数を行い、そしてその機能については以上の動
作に関する限り問題がないというよりはむしろ優れてい
るといつてよい回路である。
点９５−接点１０を経てリレー１が駆動され、接点０ｎ
の地気により自己保持する。一方リレー０の自己保持は
、リレー１の白己保持による接点１２の動作にも拘らず
、地気のインパルスＢが印加されている間はそのまま継
続され、インパルスＢがなくなると共にリレー０は復旧
する。すなわちここでインパルスを１個計数したことに
なる。次いでインパルスＢを次々に入力すると、リレー
は２，３，４・・・９と順次動作し、更に１０個目のイ
ンパルスにより接点０１−１１−・・・−８１−９１（
２つ目以後は“接点゛を省略してあり、以下同様）によ
りリレー０が再び動作する。以上のようにしてこの回路
は循環計数を行い、そしてその機能については以上の動
作に関する限り問題がないというよりはむしろ優れてい
るといつてよい回路である。
しかし第１図をみて分るように、使用する数字記憶リレ
ーはすべて多数の接点を必要とし、而もその接点も単な
る切換接点ではなく連結切換接点（アーリメーク、ビフ
オブレーク）を必要とするなど、使用するリレーの制限
がある。さらに１インパルスに１リレーを対応させてい
るにも拘らず同時に２個のリレーが動作するため、いか
なる場合に卦いても１つの情報を計数回路から出力しな
ければならないような場合は第３図に示すように接点で
チェーン回路を構成する必要があり、リレー回路の構成
が一層複雑になる。更に重要なことは、回路が機能的に
入組んでいるため、複数の数字記憶回路を１つの制御回
路で共通に制御しようとしても実現することが困難であ
り、したがつてこの場合数字記憶回路の数だけ独立に計
数回路を設けねばならず、経済的に不利であつた。第４
図は本発明のインパルス計数回路の一実施例をプロツク
で示した概要図であり、１１は数字記憶リレー回路、１
２は制御リレー回路、１３は一時待避リレー回路を示す
。
ーはすべて多数の接点を必要とし、而もその接点も単な
る切換接点ではなく連結切換接点（アーリメーク、ビフ
オブレーク）を必要とするなど、使用するリレーの制限
がある。さらに１インパルスに１リレーを対応させてい
るにも拘らず同時に２個のリレーが動作するため、いか
なる場合に卦いても１つの情報を計数回路から出力しな
ければならないような場合は第３図に示すように接点で
チェーン回路を構成する必要があり、リレー回路の構成
が一層複雑になる。更に重要なことは、回路が機能的に
入組んでいるため、複数の数字記憶回路を１つの制御回
路で共通に制御しようとしても実現することが困難であ
り、したがつてこの場合数字記憶回路の数だけ独立に計
数回路を設けねばならず、経済的に不利であつた。第４
図は本発明のインパルス計数回路の一実施例をプロツク
で示した概要図であり、１１は数字記憶リレー回路、１
２は制御リレー回路、１３は一時待避リレー回路を示す
。
Ａ｝よびＢは第１図の場合と同じであり、Ｄは桁上げ出
力を示している。第５図は第４図のプロツクを具体的な
回路で示した図であつて、０〜９であられしたリレー群
は数字記憶リレー回路１１を示し、ＣＯ〜Ｃ３であられ
したリレー群は制御リレー回路１２を示し、０Ｍ〜９Ｍ
のリレー群は一時待避リレー回路１３を示している。
力を示している。第５図は第４図のプロツクを具体的な
回路で示した図であつて、０〜９であられしたリレー群
は数字記憶リレー回路１１を示し、ＣＯ〜Ｃ３であられ
したリレー群は制御リレー回路１２を示し、０Ｍ〜９Ｍ
のリレー群は一時待避リレー回路１３を示している。
第６図は第５図の回路の動作を示したもので、この図を
参照して第５図の回路について詳細に説明する。
参照して第５図の回路について詳細に説明する。
な卦以後の説明に｝いては説明を簡単にするため、数字
記憶リレー０〜９および一時待避リレー０Ｍ〜９Ｍは、
制御用リレーＣＯ〜Ｃ３に比較して動作時間、復旧時間
の著しく短いものを使用するものとする。実際にもしこ
れらの動作時間などが短くない場合は、これらのリレー
が動したことを確認する手段を設ければよい。まず計数
回路が起動されると巻線を図示してないリレー０Ｎの接
点０ｎ０が動作し、数字記憶リレー回路１１に地気を供
給する。
記憶リレー０〜９および一時待避リレー０Ｍ〜９Ｍは、
制御用リレーＣＯ〜Ｃ３に比較して動作時間、復旧時間
の著しく短いものを使用するものとする。実際にもしこ
れらの動作時間などが短くない場合は、これらのリレー
が動したことを確認する手段を設ければよい。まず計数
回路が起動されると巻線を図示してないリレー０Ｎの接
点０ｎ０が動作し、数字記憶リレー回路１１に地気を供
給する。
ここで初期設定パルスＡ（地気）がリレー０に与えられ
ると、リレー０は接点０）により自己保持し情報を記録
する。この状態で計数インパルスＢが制御リレー回路１
２に入力されると、まず制御リレーＣＯが動作し、その
接点ＣＯＯによりリレー０の情報が一時待避リレー０Ｍ
に移される。同時に接点ＣＯｌＯにより制御リレーＣ１
が動作し、接点ＣｌｌによりリレーＣ１の保持回路が形
成されると共に、そのブレーク接点によりリレーＣＯを
復旧させる。しかしこのリレーＣＯが復旧しても、接点
Ｃｌ２によりリレー０Ｍは保持状態すなわち移された情
報を蓄積（記憶）していることになる。制御リレーＣ１
が動作しＣＯが復旧した時点に｝いて、接点０がで自已
保持（記憶）していた数字記憶リレー０が復旧する。
ると、リレー０は接点０）により自己保持し情報を記録
する。この状態で計数インパルスＢが制御リレー回路１
２に入力されると、まず制御リレーＣＯが動作し、その
接点ＣＯＯによりリレー０の情報が一時待避リレー０Ｍ
に移される。同時に接点ＣＯｌＯにより制御リレーＣ１
が動作し、接点ＣｌｌによりリレーＣ１の保持回路が形
成されると共に、そのブレーク接点によりリレーＣＯを
復旧させる。しかしこのリレーＣＯが復旧しても、接点
Ｃｌ２によりリレー０Ｍは保持状態すなわち移された情
報を蓄積（記憶）していることになる。制御リレーＣ１
が動作しＣＯが復旧した時点に｝いて、接点０がで自已
保持（記憶）していた数字記憶リレー０が復旧する。
すなわち情報の記憶が消え、そしてこのときまた継続状
態にある計数インパルスＢは、接点Ｃ３ｌ−ＣＯｌＯ−
ＣｌＯにより制御リレーＣ２を動作させる。そしてこの
リレーの接点Ｃ２Ｏにより、地気一接点Ｃｌ２−０ｍ０
−Ｃ２Ｏの回路によりリレー１が動作するとともに、接
点Ｃ２ｌＯにより制御リレーＣ３が動作する。そしてＣ
３ｌ接点によりリレーＣ３が自己保持すると共にそのプ
レーク接点により制御リレーＣ１訃よびＣ２を復旧させ
る。リレーＣ１が復旧すると接点Ｃｌ２が復旧し、一時
待避リレー０Ｍが復旧する。この場合リレーＣ３はまだ
動作している。な｝いうまでもないことであるが、数字
記憶リレー１は接点１もにより自己保持（記憶）してい
る。ここで計数インパルスＢがなくなると、リレーＣ３
も復旧し制御回路１２は平常に復する。
態にある計数インパルスＢは、接点Ｃ３ｌ−ＣＯｌＯ−
ＣｌＯにより制御リレーＣ２を動作させる。そしてこの
リレーの接点Ｃ２Ｏにより、地気一接点Ｃｌ２−０ｍ０
−Ｃ２Ｏの回路によりリレー１が動作するとともに、接
点Ｃ２ｌＯにより制御リレーＣ３が動作する。そしてＣ
３ｌ接点によりリレーＣ３が自己保持すると共にそのプ
レーク接点により制御リレーＣ１訃よびＣ２を復旧させ
る。リレーＣ１が復旧すると接点Ｃｌ２が復旧し、一時
待避リレー０Ｍが復旧する。この場合リレーＣ３はまだ
動作している。な｝いうまでもないことであるが、数字
記憶リレー１は接点１もにより自己保持（記憶）してい
る。ここで計数インパルスＢがなくなると、リレーＣ３
も復旧し制御回路１２は平常に復する。
このように計数インパルスが入力される前は数字記憶リ
レー０が動作していたのに、インパルスが入力されると
数字記憶リレー１が動作したことになる。すなわちイン
パルスを１個計数したことになる。そして更にインパル
スを加えていけば、数字記憶リレーは２から３，４・・
・と順次動作して計数が行われるが、その動作は各桁に
おいて同じであるから説明を省略する。数字記憶リレー
９が動作しているときに１０番目のインパルスが加えら
れたときは、リレー０をリレー１０のように見立てて回
路動作を考えれば実質的にはそれまでの動作と全く同じ
である。ただこのときは桁上出力Ｄが取出されるように
なつていて、循環計数回路としての役目を果すことにな
る。第７図は本発明の第２の実施例をプロツクで示した
図である。
レー０が動作していたのに、インパルスが入力されると
数字記憶リレー１が動作したことになる。すなわちイン
パルスを１個計数したことになる。そして更にインパル
スを加えていけば、数字記憶リレーは２から３，４・・
・と順次動作して計数が行われるが、その動作は各桁に
おいて同じであるから説明を省略する。数字記憶リレー
９が動作しているときに１０番目のインパルスが加えら
れたときは、リレー０をリレー１０のように見立てて回
路動作を考えれば実質的にはそれまでの動作と全く同じ
である。ただこのときは桁上出力Ｄが取出されるように
なつていて、循環計数回路としての役目を果すことにな
る。第７図は本発明の第２の実施例をプロツクで示した
図である。
第４図の実施例に訃ける数字記憶リレー回路１１と制御
回路１２の間にコネクタ回路１４を設け、そして図には
示してないが、数字記憶リレー回路は複数組のリレー回
路を有している。そしてコネクタ回路１４により多数の
数字記憶リレー回路の中から希望する１組の数字記憶リ
レー回路を制御リレー回路訃よび一時待避リレー回路の
組に接続するようにしたもので、これによつて多数の数
字記憶リレー回路の制御を可能ならしめたものである。
本発明のインパルス計数回路は、以上説明したように、
使用するリレー特に数字記憶リレーは極めて簡単な構造
であり、また回路構成が機能的に分離されているので、
必要があれば多数の数字記憶リレー回路を制御すること
が可能な回路である。
回路１２の間にコネクタ回路１４を設け、そして図には
示してないが、数字記憶リレー回路は複数組のリレー回
路を有している。そしてコネクタ回路１４により多数の
数字記憶リレー回路の中から希望する１組の数字記憶リ
レー回路を制御リレー回路訃よび一時待避リレー回路の
組に接続するようにしたもので、これによつて多数の数
字記憶リレー回路の制御を可能ならしめたものである。
本発明のインパルス計数回路は、以上説明したように、
使用するリレー特に数字記憶リレーは極めて簡単な構造
であり、また回路構成が機能的に分離されているので、
必要があれば多数の数字記憶リレー回路を制御すること
が可能な回路である。
したがつて本発明によれば極めて経済的なインパルス計
数回路が得られる。
数回路が得られる。
第１図は従来のインパルス計数回路を示した図、第２図
はその動作を示す図、第３図は第１図の回路の出力リー
ドの例を示した図、第４図は本発明のインパルス計数回
路の一実施例をプロツクで示した図、第５図はその詳細
図、第６図は回路の動作を示した図、第７図は本発明の
第２の実施例をプロツクであられした図である。 記号の説明：１〜１０は数字記憶リレー、１１は数字記
憶リレー回路、１２は制御リレー回路、１３は一時待避
リレー回路、１４はコネクタ回路、Ａは初期設定パルス
、Ｂは計数インパルス、ＣＯ〜Ｃ３は制御リレー、Ｄは
桁上げ出力、０Ｍ〜９Ｍは一時待避リレーをあられして
いる。
はその動作を示す図、第３図は第１図の回路の出力リー
ドの例を示した図、第４図は本発明のインパルス計数回
路の一実施例をプロツクで示した図、第５図はその詳細
図、第６図は回路の動作を示した図、第７図は本発明の
第２の実施例をプロツクであられした図である。 記号の説明：１〜１０は数字記憶リレー、１１は数字記
憶リレー回路、１２は制御リレー回路、１３は一時待避
リレー回路、１４はコネクタ回路、Ａは初期設定パルス
、Ｂは計数インパルス、ＣＯ〜Ｃ３は制御リレー、Ｄは
桁上げ出力、０Ｍ〜９Ｍは一時待避リレーをあられして
いる。
Claims (1)
- １ 継電器を使用したインパルス計数回路において、計
数数字の各桁毎に、それぞれの桁の数字を記憶する数字
記憶継電器と、各数字記憶継電器の記憶内容を一時待避
させる一時待避継電器と、前記一時待避させるための制
御を行う制御回路を配設してなり、インパルスが加えら
れたとき前記数字記憶継電器の記憶内容をこの記憶内容
の記憶されている桁の一時待避継電器に移した上で前記
数字記憶継電器の記憶内容を消し、次に前記移された記
憶内容を前記桁の次の桁の数字記憶継電器に移し変えて
一計数させるようにしたインパルス計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4777776A JPS5928092B2 (ja) | 1976-04-28 | 1976-04-28 | インパルス計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4777776A JPS5928092B2 (ja) | 1976-04-28 | 1976-04-28 | インパルス計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52131406A JPS52131406A (en) | 1977-11-04 |
| JPS5928092B2 true JPS5928092B2 (ja) | 1984-07-10 |
Family
ID=12784791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4777776A Expired JPS5928092B2 (ja) | 1976-04-28 | 1976-04-28 | インパルス計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928092B2 (ja) |
-
1976
- 1976-04-28 JP JP4777776A patent/JPS5928092B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52131406A (en) | 1977-11-04 |
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