JPS5928373A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5928373A JPS5928373A JP57138317A JP13831782A JPS5928373A JP S5928373 A JPS5928373 A JP S5928373A JP 57138317 A JP57138317 A JP 57138317A JP 13831782 A JP13831782 A JP 13831782A JP S5928373 A JPS5928373 A JP S5928373A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に集η（回路半導体装置
に於けるトランジスタ及び電気的容１１の形成に関する
。
に於けるトランジスタ及び電気的容１１の形成に関する
。
半導体基板、特にシリコン半導体基板」二に形成する集
積回路は、高集積化及び犬８を叱の方向孕たど凱写真蝕
刻法金用いた半導体表面のＲ＃ｌｌ＋加工技術の開発が
種々になされている。この様な中にあって、ＩＣメモＶ
ｔ搭載した半導体ベレクト寸法の縮小比の可能性及び大
容量比の６」曲性も種種に追求されている。これ等の目
的達成のために、回路面からの情報蓄積方法の検討、又
は、製造材料物質からの種々の情報蓄積方法の検討が進
められ、現在ダイナミックＲＡ ＭのようなＩＣメモリ
に於いては、情報蓄積部（以下セルと称す、１１個のト
ランジスターと１個の情報蓄積容量部で構成するのが最
も上記目的に適したものと考えられている。該方法での
情報蓄積方式では、該半導体ベレツトの大部分を占める
のは前記セル部の情報蓄積容量部面積である。この理由
からこの方式によるダイナミックＲＡＭのベレツト面積
の縮少比又は該ＲＡＭの大容量化を容易にするためには
。
積回路は、高集積化及び犬８を叱の方向孕たど凱写真蝕
刻法金用いた半導体表面のＲ＃ｌｌ＋加工技術の開発が
種々になされている。この様な中にあって、ＩＣメモＶ
ｔ搭載した半導体ベレクト寸法の縮小比の可能性及び大
容量比の６」曲性も種種に追求されている。これ等の目
的達成のために、回路面からの情報蓄積方法の検討、又
は、製造材料物質からの種々の情報蓄積方法の検討が進
められ、現在ダイナミックＲＡ ＭのようなＩＣメモリ
に於いては、情報蓄積部（以下セルと称す、１１個のト
ランジスターと１個の情報蓄積容量部で構成するのが最
も上記目的に適したものと考えられている。該方法での
情報蓄積方式では、該半導体ベレツトの大部分を占める
のは前記セル部の情報蓄積容量部面積である。この理由
からこの方式によるダイナミックＲＡＭのベレツト面積
の縮少比又は該ＲＡＭの大容量化を容易にするためには
。
該情報蓄積容量部の面積の縮少が最も有効な手段となる
。しかし、この情報蓄積容量部面積全単純に縮少するこ
とは、当６容量の値音減少させこの容旨部に蓄積する情
報のための電荷量ゲ小さくする。
。しかし、この情報蓄積容量部面積全単純に縮少するこ
とは、当６容量の値音減少させこの容旨部に蓄積する情
報のための電荷量ゲ小さくする。
このため、該ダイナミックＲＡ Ｍ動作が行われなくな
る。
る。
本発明はかかる点？改良し、セル部の容量値ｒ減少する
ことなく該セル部の占める面積の縮少全可能とし、情報
蓄積の大容量比、ベレット寸法の縮少比に適したダイナ
ミック■もＡＭ等に用いられる半導体装置全提供せんと
するものである。
ことなく該セル部の占める面積の縮少全可能とし、情報
蓄積の大容量比、ベレット寸法の縮少比に適したダイナ
ミック■もＡＭ等に用いられる半導体装置全提供せんと
するものである。
本発明の特徴は、半導体基板の一生面の一部領域に設け
られた絶縁膜上に該半導体基板と同じ単結晶の半導体層
を設け、更に該単結晶半導体層上部に別の絶縁膜層全形
成し該単結晶の半導体層ゲ容量の一電極とすることにあ
る。斯くして、情報蓄積容量部は折半し重ね合せた縦構
造姿態に形成でさ、同じ情報容量部面積では２倍の情報
電荷量金蓄わえることが可能となる。このために該情報
セル部面積の縮少叱更には、ベレット寸法の縮少出金容
易とする。
られた絶縁膜上に該半導体基板と同じ単結晶の半導体層
を設け、更に該単結晶半導体層上部に別の絶縁膜層全形
成し該単結晶の半導体層ゲ容量の一電極とすることにあ
る。斯くして、情報蓄積容量部は折半し重ね合せた縦構
造姿態に形成でさ、同じ情報容量部面積では２倍の情報
電荷量金蓄わえることが可能となる。このために該情報
セル部面積の縮少叱更には、ベレット寸法の縮少出金容
易とする。
以下本発明の実施例で以って詳細な説明ケ行う。
但し以下では導電型がＰ型の半導体基体にＮチャンネル
型のＭ、０８１！界効果トランジスタを形成してセル部
を構成する場合についてのみ説明するが半導体基体がＮ
型のＰブーヤンネル型ＭＯ３電界効果トランジスタ金形
成する場合に関しても全く同様な手法となることに前身
って言及しておく。第１図乃至第１０図は１本発明のた
めの製造プロセスを示す各ステップでの断面図であり、
この図面金もとに本発明の説明金する。第１図に示す様
にシリコン半導体基板１０１表面にｔｏｏ−ｔｏｏｏＡ
の第１の薄い絶縁膜１０２をシリコン酸化膜、又はシリ
コン窒化膜で選択的に形成した後第２図に示す様にシリ
コン単結晶薄膜層１０３を厚さ１０００Ｘ〜１０μｍ形
成する。該シリコン単結晶薄膜層１０３はポリシリコン
又は無定形シリコン膜の形で第１図姿態の主面に堆積し
た後膣シリコン膜？アルゴン、ＹＡＧ、ルビー等から発
する０、４乃至２μｍ波長のレーザー光を便用し、レー
ザーアニールすることで形成することができる。尚ポリ
シリコン又は無定形シリコン膜のレーザーアニールによ
る結晶成長は、シリコン基板１０１表面の露出部１０４
ケ結晶種として横方向に進行しポリシリコン膜、無定形
シリコン膜は単結晶シリコン薄膜に変換する。斯くした
後第３図に示す様に核シリコン単結晶薄膜層１０３ ’
ｉ選択的に酸化し前記第１の絶縁膜野面に達する厚いシ
リコン酸ｒヒ物領域１０５ケ形成する。斯くして該シリ
コン単結晶薄膜層１０３を分離した後第４図に示す様に
該薄膜の酸化又はシリコン窒化膜の堆積で第２の薄い絶
縁膜１０６ケ膜厚１００〜ｘｏｏｏＡ形成後バターニン
グされたホトレジスト膜１０７？マスクとして第５図に
示す如く砒素又はリン等のＮ５ｑ不純物？イオン注入１
０８ し情報谷量部にＮ＋領域１０９を形成する。次に
イオン注入マスクとして使用したホトレジスト膜１０７
’ｉ除去した後高温熱処理金施す。斯くして第６図に
示す如く該Ｎ＋領領域０９は不純物の拡散でひろが９第
１の絶縁膜層まで達する様になる。引き続き当Ｎ４−領
域１０９上に対向して不純物金含有するポリシリコン又
ｔ；Ｉ：シリサイド等でパターニングした対向電極目」
全形成した後次に咳対向電極１１０上にシリコン酸化物
１１１ ’に形成し更に後でＭ （Ｊ Ｓ １．Ｅｔ界
効果トランジスタ？形成する領域１１２に存在した前記
第２の薄い絶縁膜全除去し単結晶シリコン層ケ露出する
。斯くして第７図に示す姿態にした後、第８図に示す如
く、Δ４０Ｓ電界効果トランジスタのゲート膜１１３’
を前記露出したシリコン単結晶薄膜層上に形成し、ゲー
ト電極１１４を不純物を含有するポリシリコン又は高融
点金属等で形成する。
型のＭ、０８１！界効果トランジスタを形成してセル部
を構成する場合についてのみ説明するが半導体基体がＮ
型のＰブーヤンネル型ＭＯ３電界効果トランジスタ金形
成する場合に関しても全く同様な手法となることに前身
って言及しておく。第１図乃至第１０図は１本発明のた
めの製造プロセスを示す各ステップでの断面図であり、
この図面金もとに本発明の説明金する。第１図に示す様
にシリコン半導体基板１０１表面にｔｏｏ−ｔｏｏｏＡ
の第１の薄い絶縁膜１０２をシリコン酸化膜、又はシリ
コン窒化膜で選択的に形成した後第２図に示す様にシリ
コン単結晶薄膜層１０３を厚さ１０００Ｘ〜１０μｍ形
成する。該シリコン単結晶薄膜層１０３はポリシリコン
又は無定形シリコン膜の形で第１図姿態の主面に堆積し
た後膣シリコン膜？アルゴン、ＹＡＧ、ルビー等から発
する０、４乃至２μｍ波長のレーザー光を便用し、レー
ザーアニールすることで形成することができる。尚ポリ
シリコン又は無定形シリコン膜のレーザーアニールによ
る結晶成長は、シリコン基板１０１表面の露出部１０４
ケ結晶種として横方向に進行しポリシリコン膜、無定形
シリコン膜は単結晶シリコン薄膜に変換する。斯くした
後第３図に示す様に核シリコン単結晶薄膜層１０３ ’
ｉ選択的に酸化し前記第１の絶縁膜野面に達する厚いシ
リコン酸ｒヒ物領域１０５ケ形成する。斯くして該シリ
コン単結晶薄膜層１０３を分離した後第４図に示す様に
該薄膜の酸化又はシリコン窒化膜の堆積で第２の薄い絶
縁膜１０６ケ膜厚１００〜ｘｏｏｏＡ形成後バターニン
グされたホトレジスト膜１０７？マスクとして第５図に
示す如く砒素又はリン等のＮ５ｑ不純物？イオン注入１
０８ し情報谷量部にＮ＋領域１０９を形成する。次に
イオン注入マスクとして使用したホトレジスト膜１０７
’ｉ除去した後高温熱処理金施す。斯くして第６図に
示す如く該Ｎ＋領領域０９は不純物の拡散でひろが９第
１の絶縁膜層まで達する様になる。引き続き当Ｎ４−領
域１０９上に対向して不純物金含有するポリシリコン又
ｔ；Ｉ：シリサイド等でパターニングした対向電極目」
全形成した後次に咳対向電極１１０上にシリコン酸化物
１１１ ’に形成し更に後でＭ （Ｊ Ｓ １．Ｅｔ界
効果トランジスタ？形成する領域１１２に存在した前記
第２の薄い絶縁膜全除去し単結晶シリコン層ケ露出する
。斯くして第７図に示す姿態にした後、第８図に示す如
く、Δ４０Ｓ電界効果トランジスタのゲート膜１１３’
を前記露出したシリコン単結晶薄膜層上に形成し、ゲー
ト電極１１４を不純物を含有するポリシリコン又は高融
点金属等で形成する。
但し、第８図に於いて、ＭＯ８ｉ界効果Ｉ・ランジスタ
のチャンネル領域の少くとも一部は、シリコン基板１０
１と電気的に導通するように設ける。
のチャンネル領域の少くとも一部は、シリコン基板１０
１と電気的に導通するように設ける。
斯くした後第９図に示す如く、砒素等のＮ型の不純物上
イオン注入又は拡散することで、ＭｏＳ電界効果トラン
ジスタのドレイン領域１１５に形成する。最後に第１Ｏ
図に示す様に層間絶縁膜１１６上にアルミ等の金属配線
１１７ ｋがｎし、ダイナミック几ＡＭのセル部が形成
される。但しここで、該金属配線１１７は、ＭＯ８電界
効果トランジスタのドレイン領域１１５とコンタクト開
孔７介して電気的に接続している。
イオン注入又は拡散することで、ＭｏＳ電界効果トラン
ジスタのドレイン領域１１５に形成する。最後に第１Ｏ
図に示す様に層間絶縁膜１１６上にアルミ等の金属配線
１１７ ｋがｎし、ダイナミック几ＡＭのセル部が形成
される。但しここで、該金属配線１１７は、ＭＯ８電界
効果トランジスタのドレイン領域１１５とコンタクト開
孔７介して電気的に接続している。
本発明に於いては、第１０図に示す如く、ダイナミック
几ＡＭのセル部の情報容量部は、容量絶縁膜として第１
の薄い絶縁膜１０２．第２の薄い絶縁膜１０６金使用し
、更に情報蓄積される領域ｋ１０９としそれに対する対
向電極がシリコン基板１０１及びポリシリ又はシリサイ
ド等により形成された対向電極１１０で構成でれる。斯
くして情報蓄積容量部は実効的に折半し重ね合せた縦購
造姿態と当価となり、単位乎面積当りにすると２倍の容
量値を得ることが可能となる。このため。
几ＡＭのセル部の情報容量部は、容量絶縁膜として第１
の薄い絶縁膜１０２．第２の薄い絶縁膜１０６金使用し
、更に情報蓄積される領域ｋ１０９としそれに対する対
向電極がシリコン基板１０１及びポリシリ又はシリサイ
ド等により形成された対向電極１１０で構成でれる。斯
くして情報蓄積容量部は実効的に折半し重ね合せた縦購
造姿態と当価となり、単位乎面積当りにすると２倍の容
量値を得ることが可能となる。このため。
一定の＆−を値を得る場合には１本発明では通常の１／
２の平面積でよく、セル部の占める面積が、その分縮少
可能となる。又、セル部のトランス７アゲートとなるＭ
Ｏ８電界効果トランジスタは、第１の絶縁膜１０２から
少くとも該トランジスタのチャンネル領域が離れたシリ
コン単結晶薄膜−にに形成される。又ダイナミックＩｔ
Ａ、 Ｍのデジット線は、金属配線１１７でワード線
は１１４でＦｊへ成されることになる。
２の平面積でよく、セル部の占める面積が、その分縮少
可能となる。又、セル部のトランス７アゲートとなるＭ
Ｏ８電界効果トランジスタは、第１の絶縁膜１０２から
少くとも該トランジスタのチャンネル領域が離れたシリ
コン単結晶薄膜−にに形成される。又ダイナミックＩｔ
Ａ、 Ｍのデジット線は、金属配線１１７でワード線
は１１４でＦｊへ成されることになる。
第１図乃至第ｉｏ図は本発明の実施例の製造プロセスで
の各ステップを示す断面図である。 尚１図において、１０１・・・・・・シリコン半導体基
板、１０２・・・・・・第１の薄い絶縁膜、ｉｏ３・・
・・・・３１１結晶シリコン薄膜層、１０４・・・・・
・ンリコン基板露出部、１０５・・・・・・厚いシリコ
ン酸化物、１０６・・・・・・第２の薄い絶縁膜、１０
７・・・・・・ホトレジスト膜。 １０８・・・・・・イオン注入％ １０９・鼎・Ｎ十領
域、１１０゛°°°”°対向電極、１１１・・・・・・
シリコン酸化物。 １１２・・・・・・ＭＯ８電界効果トランジスタ領域、
１１３・・・・・・ゲート膜、１１４・山・・ゲート電
極、１１５・・・・・・ドレイン領域、１１６・・・・
・・層間絶縁膜。
の各ステップを示す断面図である。 尚１図において、１０１・・・・・・シリコン半導体基
板、１０２・・・・・・第１の薄い絶縁膜、ｉｏ３・・
・・・・３１１結晶シリコン薄膜層、１０４・・・・・
・ンリコン基板露出部、１０５・・・・・・厚いシリコ
ン酸化物、１０６・・・・・・第２の薄い絶縁膜、１０
７・・・・・・ホトレジスト膜。 １０８・・・・・・イオン注入％ １０９・鼎・Ｎ十領
域、１１０゛°°°”°対向電極、１１１・・・・・・
シリコン酸化物。 １１２・・・・・・ＭＯ８電界効果トランジスタ領域、
１１３・・・・・・ゲート膜、１１４・山・・ゲート電
極、１１５・・・・・・ドレイン領域、１１６・・・・
・・層間絶縁膜。
Claims (1)
- 半導体基板の一主面の一部領域に設けられた第１の絶縁
膜単結晶半導体薄膜層を設け、該単結晶半導体薄膜層上
に第２の絶縁膜ｒ設け、該単結晶半導体薄膜層を一電極
とし半導体基板及び第２の絶縁膜を介して設けた電極を
対向電極とする容量部が構成され、且つ該単結晶薄膜層
の少くとも一部が酸化物で囲われ更に、該単結晶半導体
薄膜層上の一部領域に、チャンネル領域の一部が半導体
基板と電気的に導通し、又ソース又はドレイン領域が上
記容量部の一電極と電気的に導通した絶縁ゲート電界効
果トランジスタが設けられていることを特徴とし、た半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138317A JPS5928373A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138317A JPS5928373A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928373A true JPS5928373A (ja) | 1984-02-15 |
Family
ID=15219065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138317A Pending JPS5928373A (ja) | 1982-08-09 | 1982-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928373A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
-
1982
- 1982-08-09 JP JP57138317A patent/JPS5928373A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
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