JPH0320906B2 - - Google Patents
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- Publication number
- JPH0320906B2 JPH0320906B2 JP56060889A JP6088981A JPH0320906B2 JP H0320906 B2 JPH0320906 B2 JP H0320906B2 JP 56060889 A JP56060889 A JP 56060889A JP 6088981 A JP6088981 A JP 6088981A JP H0320906 B2 JPH0320906 B2 JP H0320906B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- semiconductor layer
- electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に集積回路は半
導体装置に於けるトランジスター及び電気的容量
の形成に関する。
導体装置に於けるトランジスター及び電気的容量
の形成に関する。
半導体基板、特にシリコン半導体基板上に形成
する集積回路は、高集積化、大容量化の方向をた
どり、写真蝕刻法を用いた半導体表面の微細加工
技術の開発が種々なされている。この様な中にあ
つて、ICメモリを搭載した半導体ペレツト寸法
の縮少化の可能性及び該ICメモリの大容量化の
可能性も種々追求されている。これ等の目的達成
のために、回路面からの情報蓄積方法の開発又は
製造材料物質からの種々の情報蓄積方法の検討が
進められ、現在ダイナミツクRANのようなICメ
モリに於いては、情報蓄積部（以下セルと称す）
を１個のトランジスタと１個の情報蓄積容量部で
構成するのが最も上記目的に適したものと考えら
れている。該方法での情報蓄積方式では、該半導
体ペレツトの大部分を占めるのは前記セル部の情
報蓄積容量部面積である。この理由からこの方式
によるダイナミツクRANのペレツト面積の縮少
化又は該RANの大容量化を計るためには、該情
報蓄積容量部面積の縮少が最も有効な手段とな
る。しかし、この情報蓄積容量部面積を縮少し当
容量の値を減少させることは、この容量部に蓄積
される情報小信号量を減少させることになり、現
在考えられているセル構造では小信号の回路上の
感知が困難となる。
する集積回路は、高集積化、大容量化の方向をた
どり、写真蝕刻法を用いた半導体表面の微細加工
技術の開発が種々なされている。この様な中にあ
つて、ICメモリを搭載した半導体ペレツト寸法
の縮少化の可能性及び該ICメモリの大容量化の
可能性も種々追求されている。これ等の目的達成
のために、回路面からの情報蓄積方法の開発又は
製造材料物質からの種々の情報蓄積方法の検討が
進められ、現在ダイナミツクRANのようなICメ
モリに於いては、情報蓄積部（以下セルと称す）
を１個のトランジスタと１個の情報蓄積容量部で
構成するのが最も上記目的に適したものと考えら
れている。該方法での情報蓄積方式では、該半導
体ペレツトの大部分を占めるのは前記セル部の情
報蓄積容量部面積である。この理由からこの方式
によるダイナミツクRANのペレツト面積の縮少
化又は該RANの大容量化を計るためには、該情
報蓄積容量部面積の縮少が最も有効な手段とな
る。しかし、この情報蓄積容量部面積を縮少し当
容量の値を減少させることは、この容量部に蓄積
される情報小信号量を減少させることになり、現
在考えられているセル構造では小信号の回路上の
感知が困難となる。
本発明はかかる点を改良し、セル部の容量を減
少することなく該セル部の占める面積の縮少を可
能とし、情報蓄積の大容量化、ペレツト寸法の縮
少化に適したダイナミツクRAN等に用いられる
半導体装置を提供せんとするものである。
少することなく該セル部の占める面積の縮少を可
能とし、情報蓄積の大容量化、ペレツト寸法の縮
少化に適したダイナミツクRAN等に用いられる
半導体装置を提供せんとするものである。
本発明の特徴は、半導体基板の一主面に設けら
れた絶縁膜上に単結晶の半導体層を設け、この半
導体層に絶縁ゲート電界効果トランジスタのソー
ス、ドレインおよびチヤンネル部を設け、この絶
縁ゲート電界効果トランジスタのソース又はドレ
イン領域のうち一方を前記半導体基板の一主面の
第１の領域と電気的に接続し、他方の領域と前記
半導体基板の一主面の第２領域およびこの領域と
接続され前記他方の領域上に絶縁膜を介して設け
た電極とで容量部を形成した半導体装置にある。
そして、容量部の電極として用いられるソース又
はドレイン領域の少なくとも一部が多結晶半導体
層または無定形半導体層で構成されることが好ま
しい。このために本発明に於いては、前記セル部
の１ケのトランジスタ、情報蓄積部のストレージ
領域を、それぞれ半導体基板上の絶縁物質表面上
に形成した単結晶半導体薄膜上、及び多結晶半導
体薄膜又は単結晶半導体薄膜に形成する。斯くし
て、情報蓄積容量部は折半し重ね合わせた縦構造
姿態に形成でき、該情報蓄積容量部の有効な面積
利用が可能となる。
れた絶縁膜上に単結晶の半導体層を設け、この半
導体層に絶縁ゲート電界効果トランジスタのソー
ス、ドレインおよびチヤンネル部を設け、この絶
縁ゲート電界効果トランジスタのソース又はドレ
イン領域のうち一方を前記半導体基板の一主面の
第１の領域と電気的に接続し、他方の領域と前記
半導体基板の一主面の第２領域およびこの領域と
接続され前記他方の領域上に絶縁膜を介して設け
た電極とで容量部を形成した半導体装置にある。
そして、容量部の電極として用いられるソース又
はドレイン領域の少なくとも一部が多結晶半導体
層または無定形半導体層で構成されることが好ま
しい。このために本発明に於いては、前記セル部
の１ケのトランジスタ、情報蓄積部のストレージ
領域を、それぞれ半導体基板上の絶縁物質表面上
に形成した単結晶半導体薄膜上、及び多結晶半導
体薄膜又は単結晶半導体薄膜に形成する。斯くし
て、情報蓄積容量部は折半し重ね合わせた縦構造
姿態に形成でき、該情報蓄積容量部の有効な面積
利用が可能となる。
以下の発明の一実施例について、図面を用いて
詳細な説明を行う。以下、導電型がＰ型半導体基
体にＮチヤネンル型のMOS電界効果トランジス
タを形成し、セル部を構成する場合についてのみ
説明するが、半導体基体がＮ型のＰチヤンネル型
MOS電界効果トランジスタを形成する場合に関
しても全く同様な手法となることに前以つて言及
しておく。
詳細な説明を行う。以下、導電型がＰ型半導体基
体にＮチヤネンル型のMOS電界効果トランジス
タを形成し、セル部を構成する場合についてのみ
説明するが、半導体基体がＮ型のＰチヤンネル型
MOS電界効果トランジスタを形成する場合に関
しても全く同様な手法となることに前以つて言及
しておく。
第１図は、本発明の１実施例を示すセル部の断
面図である。図面に於いて、例えばその比抵抗が
0.1乃至100Ω・cmのＰ型シリコン基板１０１の表
面部に、高温熱酸化等にて厚いシリコン酸化膜１
０２を選択的に形成する。斯くして、次にセル部
のMOS電界効果トランジスタは、シリコン酸化
膜上に形成した有効不純物を含有する単結晶シリ
コン膜１０３，１０４をそれぞれソース側、ドレ
イン側とし、同様に単結晶シリコン膜１０５の一
部表面部をチヤンネル領域とし、薄い絶縁物質１
０６（例えばシリコン酸化膜）及び有効不純物を
含有する多結晶又は無定形シリコンあるいはアル
ミ等の純金属１０７をそれぞれMOS電界効果ト
ランジスタのゲート膜、ゲート電極とする姿態で
形成する。次に情報蓄積容量部は、シリコン基体
表面のうち、厚いシリコン酸化膜１０２以外の表
面に形成された第１の薄い絶縁膜１０８と、前記
MOS電界効果トランジスタのドレイン領域１０
４の表面部に形成された第２の薄い絶縁物質１０
９（例えばシリコン窒化膜）を共に誘電物質と
し、シリコン基板１０１表面と第２の薄い絶縁物
質１０９表面上に形成された容量部電極１１０を
一電極とし、前記単結晶シリコン膜で形成された
ドレイン側電極１０４を対電極とする姿態に形成
される。以上の構造に於いて、前記MOS電界効
果トランジスタのゲート電極１０７は、ソース側
領域１０３及び容量部電極１１０に形成された厚
いシリコン被覆酸化膜１１１を一部被覆する姿態
に形成される。斯くして本セル部構造は完成す
る。本実施例の構造に於いて、シリコン基板１０
１上に形成された厚いシリコン酸化膜１０２及
び、第１の薄い絶縁膜１０８上の単結晶シリコン
膜は初め、該厚いシリコン酸化膜、第１の薄い絶
縁膜上にポリシリコン又は無定形シリコン膜を形
成した後、該シリコン膜をアルゴン、YAG、ル
ビー等から発する0.4乃至2μｍ波長のレーザ光を
使用し、レーザアニールすることで形成される。
当ポリシリコン又は無定形シリコン膜のレーザア
ニールによる結晶成長は、シリコン基板１０１表
面の露出部１１２を結晶種として横方向に進行
し、50乃至100μｍ程度の横方向にわたりポリシ
リコン膜、無定形シリコン膜は単結晶シリコン膜
に変換する。又本発明実施例に於いては、ドレイ
ン側１０４の一部、即ちMOS電界効果トランジ
スタのチヤンネル領域から遠ざかつた領域は、ポ
リシリコン膜又は無定形シリコン膜であつても同
様の効果がある。
面図である。図面に於いて、例えばその比抵抗が
0.1乃至100Ω・cmのＰ型シリコン基板１０１の表
面部に、高温熱酸化等にて厚いシリコン酸化膜１
０２を選択的に形成する。斯くして、次にセル部
のMOS電界効果トランジスタは、シリコン酸化
膜上に形成した有効不純物を含有する単結晶シリ
コン膜１０３，１０４をそれぞれソース側、ドレ
イン側とし、同様に単結晶シリコン膜１０５の一
部表面部をチヤンネル領域とし、薄い絶縁物質１
０６（例えばシリコン酸化膜）及び有効不純物を
含有する多結晶又は無定形シリコンあるいはアル
ミ等の純金属１０７をそれぞれMOS電界効果ト
ランジスタのゲート膜、ゲート電極とする姿態で
形成する。次に情報蓄積容量部は、シリコン基体
表面のうち、厚いシリコン酸化膜１０２以外の表
面に形成された第１の薄い絶縁膜１０８と、前記
MOS電界効果トランジスタのドレイン領域１０
４の表面部に形成された第２の薄い絶縁物質１０
９（例えばシリコン窒化膜）を共に誘電物質と
し、シリコン基板１０１表面と第２の薄い絶縁物
質１０９表面上に形成された容量部電極１１０を
一電極とし、前記単結晶シリコン膜で形成された
ドレイン側電極１０４を対電極とする姿態に形成
される。以上の構造に於いて、前記MOS電界効
果トランジスタのゲート電極１０７は、ソース側
領域１０３及び容量部電極１１０に形成された厚
いシリコン被覆酸化膜１１１を一部被覆する姿態
に形成される。斯くして本セル部構造は完成す
る。本実施例の構造に於いて、シリコン基板１０
１上に形成された厚いシリコン酸化膜１０２及
び、第１の薄い絶縁膜１０８上の単結晶シリコン
膜は初め、該厚いシリコン酸化膜、第１の薄い絶
縁膜上にポリシリコン又は無定形シリコン膜を形
成した後、該シリコン膜をアルゴン、YAG、ル
ビー等から発する0.4乃至2μｍ波長のレーザ光を
使用し、レーザアニールすることで形成される。
当ポリシリコン又は無定形シリコン膜のレーザア
ニールによる結晶成長は、シリコン基板１０１表
面の露出部１１２を結晶種として横方向に進行
し、50乃至100μｍ程度の横方向にわたりポリシ
リコン膜、無定形シリコン膜は単結晶シリコン膜
に変換する。又本発明実施例に於いては、ドレイ
ン側１０４の一部、即ちMOS電界効果トランジ
スタのチヤンネル領域から遠ざかつた領域は、ポ
リシリコン膜又は無定形シリコン膜であつても同
様の効果がある。
なお、本発明の実施例に於いて、MOS電界効
果トランジスタのゲート電極１０７が容量部電極
１１０の一部を厚い被覆シリコン酸化膜を介在し
て覆う場合について説明したが、該ゲート電極１
０７、容量部電極１１０が同一金属層で形成され
且つ互いに電気的に分離された姿態に形成された
場合、並びに該容量部電極１１０が該ゲート電極
１０７の一部を、厚い被覆シリコン酸化膜を介在
して覆う姿態に形成された場合であつても、同様
の効果がある。
果トランジスタのゲート電極１０７が容量部電極
１１０の一部を厚い被覆シリコン酸化膜を介在し
て覆う場合について説明したが、該ゲート電極１
０７、容量部電極１１０が同一金属層で形成され
且つ互いに電気的に分離された姿態に形成された
場合、並びに該容量部電極１１０が該ゲート電極
１０７の一部を、厚い被覆シリコン酸化膜を介在
して覆う姿態に形成された場合であつても、同様
の効果がある。
斯くの如く本発明に於いては、セル部の情報蓄
積容量部を縦構造に折り重ねた形態に形成してい
るため、単位平面内に従来の約２倍の容量を形成
できる。このことから情報蓄積容量部面積を従来
の平分迄減少できる。
積容量部を縦構造に折り重ねた形態に形成してい
るため、単位平面内に従来の約２倍の容量を形成
できる。このことから情報蓄積容量部面積を従来
の平分迄減少できる。
第１図は、本発明の一実施例の断面構造図を示
す。 なお図において、１０１……シリコン基板、１
０２……厚いシリコン酸化膜、１０３……MOS
電界トランジスタのソース側領域、１０４……
MOS電界効果トランジスタのドレイン側領域、
１０５……単結晶シリコン膜、１０６……ゲート
膜、１０７……ゲート電極、１０８……第１の薄
い絶縁膜、１０９……第２の薄い絶縁膜、１１０
……容量部電極、１１１……シリコン被覆酸化
膜、１１２……シリコン基板表面の露出部、であ
る。
す。 なお図において、１０１……シリコン基板、１
０２……厚いシリコン酸化膜、１０３……MOS
電界トランジスタのソース側領域、１０４……
MOS電界効果トランジスタのドレイン側領域、
１０５……単結晶シリコン膜、１０６……ゲート
膜、１０７……ゲート電極、１０８……第１の薄
い絶縁膜、１０９……第２の薄い絶縁膜、１１０
……容量部電極、１１１……シリコン被覆酸化
膜、１１２……シリコン基板表面の露出部、であ
る。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一主面に設けられた開口部を有
する絶縁膜上に単結晶の半導体層が設けられ、該
半導体層は前記開口部を介して該半導体基板と接
触するとともに、前記開口部上部の前記半導体層
には絶縁ゲート電界効果トランジスタのソース、
ドレインの一方が設けられ、前記絶縁膜上部の前
記半導体層には前記絶縁ゲート電界効果トランジ
スタのチヤンネル部及び前記ソース又はドレイン
の他方が設けられ、前記ソース又はドレイン領域
の前記他方を容量部の一電極としたことを特徴と
する半導体装置。 ２ 容量部の電極として用いられるソース又はド
レイン領域の少なくとも一部が多結晶半導体層で
構成されたことを特徴をする特許請求の範囲第１
項記載の半導体装置。 ３ 容量部の電極として用いられるソース又はド
レイン領域の少なくとも一部が無定形半導体層で
構成されたことを特徴とする特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060889A JPS57176757A (en) | 1981-04-22 | 1981-04-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060889A JPS57176757A (en) | 1981-04-22 | 1981-04-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176757A JPS57176757A (en) | 1982-10-30 |
| JPH0320906B2 true JPH0320906B2 (ja) | 1991-03-20 |
Family
ID=13155368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56060889A Granted JPS57176757A (en) | 1981-04-22 | 1981-04-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57176757A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS59138377A (ja) * | 1983-01-28 | 1984-08-08 | Agency Of Ind Science & Technol | Ｍｉｓトランジスタ及びその製造方法 |
| DE10248722A1 (de) | 2002-10-18 | 2004-05-06 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren |
| DE10248723A1 (de) | 2002-10-18 | 2004-05-06 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensatoren und mit vorzugsweise planaren Transistoren und Herstellungsverfahren |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5820149B2 (ja) * | 1976-10-20 | 1983-04-21 | 富士通株式会社 | 半導体記憶装置 |
| JPS5519820A (en) * | 1978-07-27 | 1980-02-12 | Nec Corp | Semiconductor device |
| JPS5562763A (en) * | 1978-11-02 | 1980-05-12 | Nec Corp | Semiconductor device |
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
-
1981
- 1981-04-22 JP JP56060889A patent/JPS57176757A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57176757A (en) | 1982-10-30 |
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