JPS5928728A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS5928728A JPS5928728A JP14041682A JP14041682A JPS5928728A JP S5928728 A JPS5928728 A JP S5928728A JP 14041682 A JP14041682 A JP 14041682A JP 14041682 A JP14041682 A JP 14041682A JP S5928728 A JPS5928728 A JP S5928728A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- circuit element
- pulse
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Landscapes
- Measurement Of Predetermined Time Intervals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発ＦＪＡｉ、一方向パルスを一定時間計数するサン
プリングカウンタ回路に関するものである。
プリングカウンタ回路に関するものである。
従来、−１同パルスのサンプリングカウンタ回路として
第１図に示すものがめった。なお、ここで＃’Ｚ例とし
てダウンパルスのカウントについて説明する。同図にお
いて、（ｌ）框ダウンパルス會発生するパルスジュネレ
ータ（ＰＬＧ ） 、１２１ Ｈダウンパルスｒ′ｆｔ
′ｆ数するカウンタ回路である。また基準クロック発生
回路（３）からのクロック信号がタイマ回路（４）に入
力されており、予め足められた時限設足値ＳＡλｆＰＴ
からダウンカウントする。タイマ回路（４１のタイムア
ツプ検知により、カウンタ回路（２）の計数値ＣＤＴが
バッフアメ−Ｅ：１月５１にラッチされる。中央処理装
置（６）ａ必要な時にバッファメモ１月５１の内容全読
出丁。また、カウンタ回路（２）、タイマ回路（４）の
起動、停止ケ制御−ｆる制御ロジック回路（７）かあ／
ｂＯ 次に、第１図の動作について説明する０はじめに、中央
処理装置（６１ａ力ウンタ回路（２１、タイマ回路＋４
１へそれぞれプリセット値ＣＩＮ 、 ＳＡＭＰＴ ’
Ｉｉ７記憶させておく。中央処理装置（６）がカウンタ
・タイマのスタート信号會与えると、制御ロジック回路
（７）ａカウンタ回路（２１、タイマ回路（４）へそｈ
ぞれ起動指令ｔ−ａｔす。カウンタ回路＋２１１ｃ Ｐ
ＬＧ ＋１１からのパルス信号全１タイマ回路（４）は
基準クロック発生回路（３）からのクロック會それぞれ
プリセット値からダウンカウントする。
第１図に示すものがめった。なお、ここで＃’Ｚ例とし
てダウンパルスのカウントについて説明する。同図にお
いて、（ｌ）框ダウンパルス會発生するパルスジュネレ
ータ（ＰＬＧ ） 、１２１ Ｈダウンパルスｒ′ｆｔ
′ｆ数するカウンタ回路である。また基準クロック発生
回路（３）からのクロック信号がタイマ回路（４）に入
力されており、予め足められた時限設足値ＳＡλｆＰＴ
からダウンカウントする。タイマ回路（４１のタイムア
ツプ検知により、カウンタ回路（２）の計数値ＣＤＴが
バッフアメ−Ｅ：１月５１にラッチされる。中央処理装
置（６）ａ必要な時にバッファメモ１月５１の内容全読
出丁。また、カウンタ回路（２）、タイマ回路（４）の
起動、停止ケ制御−ｆる制御ロジック回路（７）かあ／
ｂＯ 次に、第１図の動作について説明する０はじめに、中央
処理装置（６１ａ力ウンタ回路（２１、タイマ回路＋４
１へそれぞれプリセット値ＣＩＮ 、 ＳＡＭＰＴ ’
Ｉｉ７記憶させておく。中央処理装置（６）がカウンタ
・タイマのスタート信号會与えると、制御ロジック回路
（７）ａカウンタ回路（２１、タイマ回路（４）へそｈ
ぞれ起動指令ｔ−ａｔす。カウンタ回路＋２１１ｃ Ｐ
ＬＧ ＋１１からのパルス信号全１タイマ回路（４）は
基準クロック発生回路（３）からのクロック會それぞれ
プリセット値からダウンカウントする。
その後、サンプリング時間ＳＡＭＰＴが経過ｉゐと、タ
イマ回Ｍｔｎの計数値ゼロでタイムアツプ検知する。こ
の時点のカウンタ回路（２）のｆｉｔ 数値ＣＤＴがバ
ッファメモリ（６）にラッチされる０バツフアメモリ＋
５１がラッチしたときに、制御ロジック回路（７）から
カウンタ回路（２）、タイマ回路（４）へそれぞｆｌ、
再び起動指令が送られる０力ウンタ回路（２１−タイマ
回路（４）の計数値はそれぞれプリセット値に再設定さ
れ、それぞれの入力パルス信号をダウンカウントしてゆ
く。次のタイムアツプ信号発生１でバッファメモＩＪ
１５１１１ 、前回サンプリング時間内計数値Ｃ０ＩＪ
Ｔ會保持している。中央処理装置（Ｃｉｌｉ必要なとき
にこのデータＣ０ＵＴ ｉバッファメモリ（５１から読
み出すことがでさる。
イマ回Ｍｔｎの計数値ゼロでタイムアツプ検知する。こ
の時点のカウンタ回路（２）のｆｉｔ 数値ＣＤＴがバ
ッファメモリ（６）にラッチされる０バツフアメモリ＋
５１がラッチしたときに、制御ロジック回路（７）から
カウンタ回路（２）、タイマ回路（４）へそれぞｆｌ、
再び起動指令が送られる０力ウンタ回路（２１−タイマ
回路（４）の計数値はそれぞれプリセット値に再設定さ
れ、それぞれの入力パルス信号をダウンカウントしてゆ
く。次のタイムアツプ信号発生１でバッファメモＩＪ
１５１１１ 、前回サンプリング時間内計数値Ｃ０ＩＪ
Ｔ會保持している。中央処理装置（Ｃｉｌｉ必要なとき
にこのデータＣ０ＵＴ ｉバッファメモリ（５１から読
み出すことがでさる。
従来のカウンタ回路でａ１単一機能回路の集合で回路素
子の種類が多く、全素子数が多（なるためにプリント印
刷版の果槓夏が下が９．１つのシステムでパルス計測ル
ープが幾つもめ／）場合は、たぐδんのプリント印刷板
が必要になるとＡう欠点がβった。
子の種類が多く、全素子数が多（なるためにプリント印
刷版の果槓夏が下が９．１つのシステムでパルス計測ル
ープが幾つもめ／）場合は、たぐδんのプリント印刷板
が必要になるとＡう欠点がβった。
この発明は、上記の工ｆ）な従来のカウンタ回路の欠点
を除去するためになされたもので、プログラマブルタイ
マ回路素子ケ使用することに工って回路素子の種類と点
数を減らし、プリント印刷版（７’）集ｆｆ［ｆ？上げ
ろことのでさろカウンタ回路を提供テきること？目的と
している。
を除去するためになされたもので、プログラマブルタイ
マ回路素子ケ使用することに工って回路素子の種類と点
数を減らし、プリント印刷版（７’）集ｆｆ［ｆ？上げ
ろことのでさろカウンタ回路を提供テきること？目的と
している。
以下、この発明の一実施例？図について説明する。第２
図において、０υにダウンカウンタとプリセット値及び
計数値のバッファメモリと？それぞれ２回路分以上内蔵
したプログラマブルタイマ回路素子で、クロック人力Ｃ
ＬＫＩ ＶＣＨＰＬＧ ＋ｌ］からのダウンパルス信号
が、クロック入力ＣＬＫ２［Ｈ基準クロック発生回路（
３）からのクロックがそれぞれ入力される。中央処理装
置（６１にプログラマブルタイマ回路素子０υにデータ
全プリセットし、計数値”ｔｍみｍす。また、プログラ
マブルタイマ回路黒子ａυの各カウンタ回路の起動・停
止？制御する制御ロジック回路ａ２がめる〇 次に、第２図の動作について説明する。にじめに、中央
処理装置（６）ホプログラマプルタイマ回路素子ＱＩＪ
の各回路にプリセット値ＣＩＮ 、 ＳＡＭＰＴ ’ｉ
ｒ記憶させておく。中央処理装置（６）がカウンタ・タ
イマのスタート信号全与えると、制御ロジック回路０２
ホプロクラマブルタイマ回路素子０１）σ）各ケート人
力ＧＡＴＥ １ 、 ＧＡＴＥ ２に信号ン与えて各ダ
ウンカウンタ會起動させる。ＰＬＧ １１＋からのノく
ルスイｇ号、又は基準クロック発生回路のクロック會、
それぞれプリセット値から、ダウンカウントする。
図において、０υにダウンカウンタとプリセット値及び
計数値のバッファメモリと？それぞれ２回路分以上内蔵
したプログラマブルタイマ回路素子で、クロック人力Ｃ
ＬＫＩ ＶＣＨＰＬＧ ＋ｌ］からのダウンパルス信号
が、クロック入力ＣＬＫ２［Ｈ基準クロック発生回路（
３）からのクロックがそれぞれ入力される。中央処理装
置（６１にプログラマブルタイマ回路素子０υにデータ
全プリセットし、計数値”ｔｍみｍす。また、プログラ
マブルタイマ回路黒子ａυの各カウンタ回路の起動・停
止？制御する制御ロジック回路ａ２がめる〇 次に、第２図の動作について説明する。にじめに、中央
処理装置（６）ホプログラマプルタイマ回路素子ＱＩＪ
の各回路にプリセット値ＣＩＮ 、 ＳＡＭＰＴ ’ｉ
ｒ記憶させておく。中央処理装置（６）がカウンタ・タ
イマのスタート信号全与えると、制御ロジック回路０２
ホプロクラマブルタイマ回路素子０１）σ）各ケート人
力ＧＡＴＥ １ 、 ＧＡＴＥ ２に信号ン与えて各ダ
ウンカウンタ會起動させる。ＰＬＧ １１＋からのノく
ルスイｇ号、又は基準クロック発生回路のクロック會、
それぞれプリセット値から、ダウンカウントする。
その後サンプリング時間ＳＡ ＭＰ Ｔ経過すると、タ
イムアツプ出力ＴＵＰ ２から４．１４−号が出て、カ
ウンタの＝ｔａ値全プログラマブルタイマ回路素子αυ
内ノくソファメモリにラッチする。同時に各カウンタの
計数値ａ制御信号にエリプリセット直に再設定され、そ
れぞれの入力パルス信号全ダウンカウントしてゆ（０中
央処理装＊ｌＢ１は必要なときにこのラッチされたデー
タ（：ＯＵＴ ｋ読み出すこと力Ｈ′″Ｃ＠るＯｆｘ
オ、上記実施例でａダウンノ（パルスをカウントｆ４場
合でめったが、アツブノζルス７カウントする場合でも
第２図Ｖ）ようＩＣ接続すれは工いＯ但し−Ｎ進ダウン
カウンタのため、プリセット値ＣＩＮ。
イムアツプ出力ＴＵＰ ２から４．１４−号が出て、カ
ウンタの＝ｔａ値全プログラマブルタイマ回路素子αυ
内ノくソファメモリにラッチする。同時に各カウンタの
計数値ａ制御信号にエリプリセット直に再設定され、そ
れぞれの入力パルス信号全ダウンカウントしてゆ（０中
央処理装＊ｌＢ１は必要なときにこのラッチされたデー
タ（：ＯＵＴ ｋ読み出すこと力Ｈ′″Ｃ＠るＯｆｘ
オ、上記実施例でａダウンノ（パルスをカウントｆ４場
合でめったが、アツブノζルス７カウントする場合でも
第２図Ｖ）ようＩＣ接続すれは工いＯ但し−Ｎ進ダウン
カウンタのため、プリセット値ＣＩＮ。
計数１１１ＩＣＯＵＴは（Ｎ−１）の補数でなければな
らず、中央処理装置（６）で補敬変換が必要になる。２
進カウンタの場合にＤ 、第３図のようにインバータ回
路０３ｆ挿入することに工９中央処理装置（６）での補
数変換が不要になる。
らず、中央処理装置（６）で補敬変換が必要になる。２
進カウンタの場合にＤ 、第３図のようにインバータ回
路０３ｆ挿入することに工９中央処理装置（６）での補
数変換が不要になる。
以上のように、こび）発明によね、ば１つ１７）プログ
ラマブルタ・ｆ−７回路素子を用いてカウンタ回路１構
成したので回路素子の種類と点数が減ってプリント印刷
板の集積度が土がり、またダウンノくルスカ＋７ｙ）ｉ
ｃ％、アップバルスカウン）Ｋも使える効果力；ある０
ラマブルタ・ｆ−７回路素子を用いてカウンタ回路１構
成したので回路素子の種類と点数が減ってプリント印刷
板の集積度が土がり、またダウンノくルスカ＋７ｙ）ｉ
ｃ％、アップバルスカウン）Ｋも使える効果力；ある０
第１図は従来のカウンタ回路の構成図、第２崗σこの発
明の一実施例によるカウンタ回路の構成図、第３図ぼこ
の発明の他の実施例によるアップパルス用２進カウンタ
回路の構成図である。 図において、（１１・・・パルス計測ル−プ、（２）・
・・従来のカウンタ回路、（３）・・・基本クロック発
生回路、＋４１・・・従来のタイマ回路、（５１・・・
）（ソファメモリ、（６）・・・中央処理装置、（７）
・・・従来のカウンタ回路グ）制御ロジック回路、Ｏυ
・・・プログラマブルｌイマ回路素子、（６）・・・こ
σ）発明の一実施例によるカウンタ回路の１ｔｔｔ制御
ロジック回路、０３・・・インバータ回路でめゐ。 なお、各図中、同一符号ば、同一ろるいａ相当Ｓ ｆ＋
Ｖ示″′ｔものとする。 代理人 葛野信−
明の一実施例によるカウンタ回路の構成図、第３図ぼこ
の発明の他の実施例によるアップパルス用２進カウンタ
回路の構成図である。 図において、（１１・・・パルス計測ル−プ、（２）・
・・従来のカウンタ回路、（３）・・・基本クロック発
生回路、＋４１・・・従来のタイマ回路、（５１・・・
）（ソファメモリ、（６）・・・中央処理装置、（７）
・・・従来のカウンタ回路グ）制御ロジック回路、Ｏυ
・・・プログラマブルｌイマ回路素子、（６）・・・こ
σ）発明の一実施例によるカウンタ回路の１ｔｔｔ制御
ロジック回路、０３・・・インバータ回路でめゐ。 なお、各図中、同一符号ば、同一ろるいａ相当Ｓ ｆ＋
Ｖ示″′ｔものとする。 代理人 葛野信−
Claims (1)
- プロセスラインに取り付けられたパルス発生器からの一
方同パルスを一足時間計数するカウンタ回路におりで、
上記パルス全プログラマブルタイマ回路素子に入力し、
サンプリング時間後の計数値全上記プログラマブルタイ
マ回路素子内バッファメモリにラッチさせる工うにした
こと’ｔ−％徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14041682A JPS5928728A (ja) | 1982-08-09 | 1982-08-09 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14041682A JPS5928728A (ja) | 1982-08-09 | 1982-08-09 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928728A true JPS5928728A (ja) | 1984-02-15 |
Family
ID=15268208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14041682A Pending JPS5928728A (ja) | 1982-08-09 | 1982-08-09 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160727U (ja) * | 1986-03-31 | 1987-10-13 |
-
1982
- 1982-08-09 JP JP14041682A patent/JPS5928728A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160727U (ja) * | 1986-03-31 | 1987-10-13 |
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