JPH0744417A - マイクロコンピュータのテスト回路 - Google Patents
マイクロコンピュータのテスト回路Info
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- JPH0744417A JPH0744417A JP5184767A JP18476793A JPH0744417A JP H0744417 A JPH0744417 A JP H0744417A JP 5184767 A JP5184767 A JP 5184767A JP 18476793 A JP18476793 A JP 18476793A JP H0744417 A JPH0744417 A JP H0744417A
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- clock
- circuit
- signal
- test
- reset
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000010998 test method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 テスト回路の規模が小さく、テスト方法が簡
略化され、テスト時間の大幅な短縮を図る。 【構成】 リセット信号RESETによってセレクト信号生
成回路４０及びｎビットカウンタ３０がリセットされる
と、ＲＳ・Ｆ／Ｆ４２から出力されるセレクト信号Ｓ４
０が“Ｌ”となり、セレクト回路５０がクロックTBCCLK
を選択し、該クロックTBCCLKによってｎビットカウンタ
３０が最初の１カウントのみカウントアップする。する
と、初段のＦ／Ｆ３１の出力によってセレクト信号Ｓ４
０が“Ｈ”となり、セレクト回路５０が基本クロックSY
SCLKを選択し、該基本クロックSYSCLKでｎビットカウン
タ３０をカウントアップさせていく。
略化され、テスト時間の大幅な短縮を図る。 【構成】 リセット信号RESETによってセレクト信号生
成回路４０及びｎビットカウンタ３０がリセットされる
と、ＲＳ・Ｆ／Ｆ４２から出力されるセレクト信号Ｓ４
０が“Ｌ”となり、セレクト回路５０がクロックTBCCLK
を選択し、該クロックTBCCLKによってｎビットカウンタ
３０が最初の１カウントのみカウントアップする。する
と、初段のＦ／Ｆ３１の出力によってセレクト信号Ｓ４
０が“Ｈ”となり、セレクト回路５０が基本クロックSY
SCLKを選択し、該基本クロックSYSCLKでｎビットカウン
タ３０をカウントアップさせていく。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム暴走監視用
のウォッチドッグタイマを備えたマイクロコンピュータ
（以下、マイコンという）において、そのウォッチドッ
グタイマにクロックを供給してオーバフロー信号が期待
時間後に発生するか否かのテストを行うマイコンのテス
ト回路に関するものである。
のウォッチドッグタイマを備えたマイクロコンピュータ
（以下、マイコンという）において、そのウォッチドッ
グタイマにクロックを供給してオーバフロー信号が期待
時間後に発生するか否かのテストを行うマイコンのテス
ト回路に関するものである。
【０００２】
【従来の技術】図２は、マイコン内に設けられる従来の
一般的なウォッチドッグタイマの一構成例を示す概略の
ブロック図である。このウォッチドッグタイマは、ブロ
ックＡのウォッチドッグタイマカウンタ１０と、ブロッ
クＢのクロック制御回路２０とで構成されている。ブロ
ックＡのウォッチドッグタイマカウンタ１０は、リセッ
ト可能なオーバフロー付きｎビットカウンタ１１で構成
されている。このｎビットカウンタ１１は、クロック入
力端子ＣＫに入力されるクロックをカウントアップし、
一定時間以上経過してもリセット信号によりリセットさ
れないときにはオーバフローを生じ、オーバフロー端子
ＯＶＦから、ウォッチドッグタイマオーバフローによる
リセット信号WDTRESを出力する回路である。ブロックＢ
のクロック制御回路２０は、マイコン内に設けられる各
種の周波数のクロックを発生するタイムベースカウンタ
のオーバフロー信号であるクロックTBCCLKを入力し、ｎ
ビットカウンタ１１に対してカウントアップ用のクロッ
クをそのクロック入力端子ＣＫに供給する回路である。
この種のウォッチドッグタイマでは、図示しないリセッ
ト信号によってｎビットカウンタ１１をリセットするこ
とで、正常にマイコンのプログラムが実行されている限
り、該ｎビットカウンタ１１がオーバフローしないよう
にさせておく。もしマイコンに異常が発生した場合、ｎ
ビットカウンタ１１が一定時間以上経過してもリセット
されないためにオーバフローを生じ、オーバフロー端子
ＯＶＦからリセット信号WDTRESが出力される。このリセ
ット信号WDTRESを用いてプログラムの暴走を防止し、マ
イコン全体の信頼度を高めている。通常、図２に示すブ
ロックＡのｎビットカウンタ１１のテストとしては、ブ
ロックＢからブロックＡへクロックを供給し、リセット
信号WDTRESが次式で示す期待時間ｔ後に発生するか否か
を確認するものである。 ｔ＝２n×(１／ｆ）（Ｓ） 但し、ｎ；カウンタ１１のビット数 ｆ；動作クロック周波数（Ｈｚ） ところが、このテスト方法では、ウォッチドッグタイマ
カウンタ１０をカウントアップさせるクロックが、タイ
ムベースカウンタのオーバフロー信号であるクロックTB
CCLKであり、このクロックTBCCLKはマイコンの基本クロ
ックSYSCLKに比べて非常に周期の長いクロックである。
そのため、テスト時間が非常に長くかかってしまうため
に、従来、種々のテスト回路が提案されている。
一般的なウォッチドッグタイマの一構成例を示す概略の
ブロック図である。このウォッチドッグタイマは、ブロ
ックＡのウォッチドッグタイマカウンタ１０と、ブロッ
クＢのクロック制御回路２０とで構成されている。ブロ
ックＡのウォッチドッグタイマカウンタ１０は、リセッ
ト可能なオーバフロー付きｎビットカウンタ１１で構成
されている。このｎビットカウンタ１１は、クロック入
力端子ＣＫに入力されるクロックをカウントアップし、
一定時間以上経過してもリセット信号によりリセットさ
れないときにはオーバフローを生じ、オーバフロー端子
ＯＶＦから、ウォッチドッグタイマオーバフローによる
リセット信号WDTRESを出力する回路である。ブロックＢ
のクロック制御回路２０は、マイコン内に設けられる各
種の周波数のクロックを発生するタイムベースカウンタ
のオーバフロー信号であるクロックTBCCLKを入力し、ｎ
ビットカウンタ１１に対してカウントアップ用のクロッ
クをそのクロック入力端子ＣＫに供給する回路である。
この種のウォッチドッグタイマでは、図示しないリセッ
ト信号によってｎビットカウンタ１１をリセットするこ
とで、正常にマイコンのプログラムが実行されている限
り、該ｎビットカウンタ１１がオーバフローしないよう
にさせておく。もしマイコンに異常が発生した場合、ｎ
ビットカウンタ１１が一定時間以上経過してもリセット
されないためにオーバフローを生じ、オーバフロー端子
ＯＶＦからリセット信号WDTRESが出力される。このリセ
ット信号WDTRESを用いてプログラムの暴走を防止し、マ
イコン全体の信頼度を高めている。通常、図２に示すブ
ロックＡのｎビットカウンタ１１のテストとしては、ブ
ロックＢからブロックＡへクロックを供給し、リセット
信号WDTRESが次式で示す期待時間ｔ後に発生するか否か
を確認するものである。 ｔ＝２n×(１／ｆ）（Ｓ） 但し、ｎ；カウンタ１１のビット数 ｆ；動作クロック周波数（Ｈｚ） ところが、このテスト方法では、ウォッチドッグタイマ
カウンタ１０をカウントアップさせるクロックが、タイ
ムベースカウンタのオーバフロー信号であるクロックTB
CCLKであり、このクロックTBCCLKはマイコンの基本クロ
ックSYSCLKに比べて非常に周期の長いクロックである。
そのため、テスト時間が非常に長くかかってしまうため
に、従来、種々のテスト回路が提案されている。
【０００３】図３は、従来のウォッチドッグタイマのテ
スト回路の一構成例を示すブロック図である。このテス
ト回路は、図２のウォッチドッグタイマカウンタ１０を
構成するｎビットカウンタ１１を、３つのｍビットカウ
ンタ１１−１〜１１−３に分割し、それらの各ｍビット
カウンタ１１−１〜１１−３を、制御レジスタ１２で制
御されるセレクタ１３−１〜１３−４を介して接続した
構成になっている。このテスト回路を用いたテスト方法
では、３つのｍビットカウンタ１１−１〜１１−３のう
ち、例えば１１−１と１１−２、１１−２と１１−３、
あるいは１１−１のみという具合に、セレクタ１３−１
〜１３−３を通してクロックTBCCLKでカウントアップさ
せる。そして、各ｍビットカウンタ１１−１〜１１−３
のオーバフロー信号であるリセット信号 WDRES０，WDRE
S１，WDRES２が正常に発生したか否かをテストし、全体
としてウォッチドッグタイマカウンタ１０が正常に動作
することを、セレクタ１３−４から出力されるリセット
信号WDTRESによって確認する。このテスト方法によれ
ば、図２のようなテスト回路のないウォッチドッグタイ
マカウンタ１０のテスト時間よりも、テスト時間を短縮
できる。
スト回路の一構成例を示すブロック図である。このテス
ト回路は、図２のウォッチドッグタイマカウンタ１０を
構成するｎビットカウンタ１１を、３つのｍビットカウ
ンタ１１−１〜１１−３に分割し、それらの各ｍビット
カウンタ１１−１〜１１−３を、制御レジスタ１２で制
御されるセレクタ１３−１〜１３−４を介して接続した
構成になっている。このテスト回路を用いたテスト方法
では、３つのｍビットカウンタ１１−１〜１１−３のう
ち、例えば１１−１と１１−２、１１−２と１１−３、
あるいは１１−１のみという具合に、セレクタ１３−１
〜１３−３を通してクロックTBCCLKでカウントアップさ
せる。そして、各ｍビットカウンタ１１−１〜１１−３
のオーバフロー信号であるリセット信号 WDRES０，WDRE
S１，WDRES２が正常に発生したか否かをテストし、全体
としてウォッチドッグタイマカウンタ１０が正常に動作
することを、セレクタ１３−４から出力されるリセット
信号WDTRESによって確認する。このテスト方法によれ
ば、図２のようなテスト回路のないウォッチドッグタイ
マカウンタ１０のテスト時間よりも、テスト時間を短縮
できる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
図３のテスト回路では、若干のテスト時間を短縮できる
ものの、大幅なテスト時間の短縮は不可能である。しか
も、ｎビットカウンタ１１を３つのｍビットカウンタ１
１−１〜１１−３に分割し、それらのｍビットカウンタ
１１−１〜１１−３を制御レジスタ１２で制御されるセ
レクタ１３−１〜１３−３を介して接続した構成である
ため、テスト回路の回路規模が大きくなってしまい、コ
スト的に問題があるばかりか、テスト方法が複雑である
という問題があり、それらを解決することが困難であっ
た。本発明は、前記従来技術が持っていた課題として、
テスト時間が長い点、さらにテスト回路の規模が大きく
なってテスト方法が複雑になるという点について解決
し、回路規模が小さく、テスト方法が簡略化され、テス
ト時間を大幅に短縮できる、ウォッチドッグタイマを内
蔵したマイコンのテスト回路を提供することを目的とす
る。
図３のテスト回路では、若干のテスト時間を短縮できる
ものの、大幅なテスト時間の短縮は不可能である。しか
も、ｎビットカウンタ１１を３つのｍビットカウンタ１
１−１〜１１−３に分割し、それらのｍビットカウンタ
１１−１〜１１−３を制御レジスタ１２で制御されるセ
レクタ１３−１〜１３−３を介して接続した構成である
ため、テスト回路の回路規模が大きくなってしまい、コ
スト的に問題があるばかりか、テスト方法が複雑である
という問題があり、それらを解決することが困難であっ
た。本発明は、前記従来技術が持っていた課題として、
テスト時間が長い点、さらにテスト回路の規模が大きく
なってテスト方法が複雑になるという点について解決
し、回路規模が小さく、テスト方法が簡略化され、テス
ト時間を大幅に短縮できる、ウォッチドッグタイマを内
蔵したマイコンのテスト回路を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明は、前記課題を解
決するために、複数段のフリップフロップ（以下、Ｆ／
Ｆという）で構成され、リセット信号によりリセットさ
れかつカウントアップ用クロック（例えば、TBCCLK）に
よってカウントアップされるオーバフロー付きｎビット
カウンタを有するウォッチドッグタイマを備え、前記ウ
ォッチドッグタイマにクロックを供給してオーバフロー
信号が期待時間後に発生するか否かのテストを行うマイ
コンのテスト回路において、セレクト信号生成回路とセ
レクト回路とを設けている。セレクト信号生成回路は、
前記リセット信号でリセットされて第１のセレクト信号
を出力した後に、前記ｎビットカウンタの初段のＦ／Ｆ
の出力とテスト信号とに基づきセットされて第２のセレ
クト信号を出力する回路である。セレクト回路は、前記
カウントアップ用クロックと該クロックよりも短い周期
の高速クロック（例えば、マイコンの基本クロックSYSC
LK）とを入力し、前記第１のセレクト信号で該カウント
アップ用クロックを出力して前記ｎビットカウンタをカ
ウントアップさせ、かつ前記第２のセレクト信号で切換
えられ該高速クロックを出力して前記ｎビットカウンタ
をカウントアップさせる回路である。
決するために、複数段のフリップフロップ（以下、Ｆ／
Ｆという）で構成され、リセット信号によりリセットさ
れかつカウントアップ用クロック（例えば、TBCCLK）に
よってカウントアップされるオーバフロー付きｎビット
カウンタを有するウォッチドッグタイマを備え、前記ウ
ォッチドッグタイマにクロックを供給してオーバフロー
信号が期待時間後に発生するか否かのテストを行うマイ
コンのテスト回路において、セレクト信号生成回路とセ
レクト回路とを設けている。セレクト信号生成回路は、
前記リセット信号でリセットされて第１のセレクト信号
を出力した後に、前記ｎビットカウンタの初段のＦ／Ｆ
の出力とテスト信号とに基づきセットされて第２のセレ
クト信号を出力する回路である。セレクト回路は、前記
カウントアップ用クロックと該クロックよりも短い周期
の高速クロック（例えば、マイコンの基本クロックSYSC
LK）とを入力し、前記第１のセレクト信号で該カウント
アップ用クロックを出力して前記ｎビットカウンタをカ
ウントアップさせ、かつ前記第２のセレクト信号で切換
えられ該高速クロックを出力して前記ｎビットカウンタ
をカウントアップさせる回路である。
【０００６】
【作用】本発明によれば、以上のようにウォッチドッグ
タイマを内蔵したマイコンのテスト回路を構成したの
で、リセット信号が入力され、ｎビットカウンタ及びセ
レクト信号生成回路がリセットされると、該セレクト信
号生成回路から第１のセレクト信号が出力される。この
第１のセレクト信号により、セレクト回路がカウントア
ップ用クロックを選択してｎビットカウンタへ供給す
る。そのため、最初の１カウントのみカウントアップ用
クロック信号によってウォッチドッグタイマがカウント
アップする。ｎビットカウンタが最初の１カウントのみ
カウントアップすると、その初段のＦ／Ｆの出力によっ
てセレクト信号生成回路から第２のセレクト信号が出力
される。第２のセレクト信号が出力されると、セレクト
回路が高速クロックを選択してｎビットカウンタへ供給
する。そのため、ウォッチドッグタイマは、最初の１カ
ウント以後、全て高速クロックでカウントアップしてい
く。このように、最初の１カウントのみカウントアップ
用クロックによってウォッチドッグタイマが動作し、そ
の後はセレクト回路によって高速クロックに自動的に切
換えられ、その高速クロックによってウォッチドッグタ
イマがカウントアップしていく。従って、前記課題を解
決できるのである。
タイマを内蔵したマイコンのテスト回路を構成したの
で、リセット信号が入力され、ｎビットカウンタ及びセ
レクト信号生成回路がリセットされると、該セレクト信
号生成回路から第１のセレクト信号が出力される。この
第１のセレクト信号により、セレクト回路がカウントア
ップ用クロックを選択してｎビットカウンタへ供給す
る。そのため、最初の１カウントのみカウントアップ用
クロック信号によってウォッチドッグタイマがカウント
アップする。ｎビットカウンタが最初の１カウントのみ
カウントアップすると、その初段のＦ／Ｆの出力によっ
てセレクト信号生成回路から第２のセレクト信号が出力
される。第２のセレクト信号が出力されると、セレクト
回路が高速クロックを選択してｎビットカウンタへ供給
する。そのため、ウォッチドッグタイマは、最初の１カ
ウント以後、全て高速クロックでカウントアップしてい
く。このように、最初の１カウントのみカウントアップ
用クロックによってウォッチドッグタイマが動作し、そ
の後はセレクト回路によって高速クロックに自動的に切
換えられ、その高速クロックによってウォッチドッグタ
イマがカウントアップしていく。従って、前記課題を解
決できるのである。
【０００７】
【実施例】図１は、本発明の実施例を示すウォッチドッ
グタイマを内蔵したマイコンのテスト回路の回路図であ
る。ウォッチドッグタイマは、従来と同様に、リセット
可能なオーバフロー付きｎビットカウンタ３０で構成さ
れている。ｎビットカウンタ３０は、クロック入力端子
ＣＫ、リセット入力端子Ｒ、及び出力端子Ｑ等を有する
Ｆ／Ｆ３１が、複数段縦続接続された回路構成になって
いる。各Ｆ／Ｆ３１のリセット入力端子Ｒには、ウォッ
チドッグタイマをリセットするためのリセット信号RESE
T が供給される。ｎビットカウンタ３０のオーバフロー
端子ＯＶＦは、２入力ＡＮＤゲート３２の一方の入力端
子に接続され、その他方の入力端子が初段のＦ／Ｆ３１
のクロック入力端子ＣＫに接続され、該ＡＮＤゲート３
２の出力端子から、ウォッチドッグタイマオーバフロー
によるリセット信号WDTRESが出力されるようになってい
る。ｎビットカウンタ３０のクロック入力端子側には、
セレクト信号Ｓ４０を生成するセレクト信号生成回路４
０と、該セレクト信号Ｓ４０によって切換えられるセレ
クト回路５０とが設けられている。セレクト信号生成回
路４０は、リセット信号RESET でリセットされて“Ｌ”
のセレクト信号Ｓ４０を出力した後に、ｎビットカウン
タ３０の初段のＦ／Ｆ３１の出力とテスト信号TESTとに
基づきセットされて“Ｈ”のセレクト信号Ｓ４０を出力
する回路であり、２入力ＡＮＤゲート４１と、リセット
セット型Ｆ／Ｆ（以下、ＲＳ・Ｆ／Ｆという）４２とで
構成されている。２入力ＡＮＤゲート４１の一方の入力
端子はｎビットカウンタ３０の初段のＦ／Ｆ３１の出力
端子Ｑに接続され、他方の入力端子にテスト信号TESTが
供給され、該ＡＮＤゲート４１の出力端子がＲＳ・Ｆ／
Ｆ４２のセット入力端子Ｓに接続されている。ＲＳ・Ｆ
／Ｆ４２は、２個の２入力ＮＯＲゲート４２ａ，４２ｂ
を有し、それらがセット入力端子Ｓとリセット入力端子
Ｒとの間にたすき掛け接続され、該ＮＯＲゲート４２
ａ，４２ｂの出力端子が、セット信号Ｓ４０を出力する
ための出力端子Ｑに接続されている。ＲＳ・Ｆ／Ｆ４２
のリセット入力端子Ｒには、リセット信号RESETが供給
される。 ＲＳ・Ｆ／Ｆ４２の出力端子Ｑには、該出力
端子Ｑから出力されるセレクト信号Ｓ４０を反転するイ
ンバータ４３が接続され、該インバータ４３と出力端子
Ｑがセレクト回路５０に接続されている。セレクト回路
５０は、セレクト信号生成回路４０から出力されるセレ
クト信号Ｓ４０と、それがインバータ４３で反転された
反転セレクト信号とにより切換えられ、タイムベースカ
ウンタのオーバフロー信号であるクロックTBCCLKと、マ
イコンの基本クロックSYSCLKとの、いずれか一方を選択
して出力する回路である。このセレクト回路５０は、ク
ロックTBCCLK及びインバータ４３の出力信号の論理積を
求める２入力ＡＮＤゲート５１と、セレクト信号Ｓ４０
及び基本クロックSYSCLKの論理積を求める２入力ＡＮＤ
ゲート５２と、該ＡＮＤゲート５１，５２の出力信号の
論理和を求める２入力ＯＲゲート５３とで、構成されて
いる。ＯＲゲート５３の出力端子は、２入力ＡＮＤゲー
ト５４の一方の入力端子に接続され、その他方の入力端
子にウォッチドッグタイマランビットの入力信号WWDTが
供給され、さらに該ＡＮＤゲート５４の出力端子が、ｎ
ビットカウンタ３０の初段のＦ／Ｆ３１のクロック入力
端子ＣＫ及びＡＮＤゲート３２の入力端子に共通接続さ
れている。
グタイマを内蔵したマイコンのテスト回路の回路図であ
る。ウォッチドッグタイマは、従来と同様に、リセット
可能なオーバフロー付きｎビットカウンタ３０で構成さ
れている。ｎビットカウンタ３０は、クロック入力端子
ＣＫ、リセット入力端子Ｒ、及び出力端子Ｑ等を有する
Ｆ／Ｆ３１が、複数段縦続接続された回路構成になって
いる。各Ｆ／Ｆ３１のリセット入力端子Ｒには、ウォッ
チドッグタイマをリセットするためのリセット信号RESE
T が供給される。ｎビットカウンタ３０のオーバフロー
端子ＯＶＦは、２入力ＡＮＤゲート３２の一方の入力端
子に接続され、その他方の入力端子が初段のＦ／Ｆ３１
のクロック入力端子ＣＫに接続され、該ＡＮＤゲート３
２の出力端子から、ウォッチドッグタイマオーバフロー
によるリセット信号WDTRESが出力されるようになってい
る。ｎビットカウンタ３０のクロック入力端子側には、
セレクト信号Ｓ４０を生成するセレクト信号生成回路４
０と、該セレクト信号Ｓ４０によって切換えられるセレ
クト回路５０とが設けられている。セレクト信号生成回
路４０は、リセット信号RESET でリセットされて“Ｌ”
のセレクト信号Ｓ４０を出力した後に、ｎビットカウン
タ３０の初段のＦ／Ｆ３１の出力とテスト信号TESTとに
基づきセットされて“Ｈ”のセレクト信号Ｓ４０を出力
する回路であり、２入力ＡＮＤゲート４１と、リセット
セット型Ｆ／Ｆ（以下、ＲＳ・Ｆ／Ｆという）４２とで
構成されている。２入力ＡＮＤゲート４１の一方の入力
端子はｎビットカウンタ３０の初段のＦ／Ｆ３１の出力
端子Ｑに接続され、他方の入力端子にテスト信号TESTが
供給され、該ＡＮＤゲート４１の出力端子がＲＳ・Ｆ／
Ｆ４２のセット入力端子Ｓに接続されている。ＲＳ・Ｆ
／Ｆ４２は、２個の２入力ＮＯＲゲート４２ａ，４２ｂ
を有し、それらがセット入力端子Ｓとリセット入力端子
Ｒとの間にたすき掛け接続され、該ＮＯＲゲート４２
ａ，４２ｂの出力端子が、セット信号Ｓ４０を出力する
ための出力端子Ｑに接続されている。ＲＳ・Ｆ／Ｆ４２
のリセット入力端子Ｒには、リセット信号RESETが供給
される。 ＲＳ・Ｆ／Ｆ４２の出力端子Ｑには、該出力
端子Ｑから出力されるセレクト信号Ｓ４０を反転するイ
ンバータ４３が接続され、該インバータ４３と出力端子
Ｑがセレクト回路５０に接続されている。セレクト回路
５０は、セレクト信号生成回路４０から出力されるセレ
クト信号Ｓ４０と、それがインバータ４３で反転された
反転セレクト信号とにより切換えられ、タイムベースカ
ウンタのオーバフロー信号であるクロックTBCCLKと、マ
イコンの基本クロックSYSCLKとの、いずれか一方を選択
して出力する回路である。このセレクト回路５０は、ク
ロックTBCCLK及びインバータ４３の出力信号の論理積を
求める２入力ＡＮＤゲート５１と、セレクト信号Ｓ４０
及び基本クロックSYSCLKの論理積を求める２入力ＡＮＤ
ゲート５２と、該ＡＮＤゲート５１，５２の出力信号の
論理和を求める２入力ＯＲゲート５３とで、構成されて
いる。ＯＲゲート５３の出力端子は、２入力ＡＮＤゲー
ト５４の一方の入力端子に接続され、その他方の入力端
子にウォッチドッグタイマランビットの入力信号WWDTが
供給され、さらに該ＡＮＤゲート５４の出力端子が、ｎ
ビットカウンタ３０の初段のＦ／Ｆ３１のクロック入力
端子ＣＫ及びＡＮＤゲート３２の入力端子に共通接続さ
れている。
【０００８】図４は、図１のテスト回路のテスト動作を
示すタイミングチャートであり、この図を参照しつつ図
１のテスト動作を説明する。まず、マイコンのリセット
処理により、リセット信号RESET が発生すると、ＲＳ・
Ｆ／Ｆ４２及びｎビットカウンタ３０がリセットされ
る。そのため、ＲＳ・Ｆ／Ｆ４２の出力端子Ｑから出力
されるセレクト信号Ｓ４０が“Ｌ”（第１のセレクト信
号）となり、それがインバータ４３で反転されてセレク
ト回路５０のＡＮＤゲート５１が開き、該セレクト回路
５０がクロックTBCCLKを選択することになる。そして、
テストを行う前に、テスト信号TESTを“Ｈ”にセットす
る。これにより、ＡＮＤゲート５１が開いてテスト回路
が有効になり、この状態でウォッチドッグタイマを構成
するｎビットカウンタ３０のテストを行う。このテスト
では、ウォッチドッグタイマを構成するｎビットカウン
タ３０を動作させるために、入力信号WWDTを“Ｈ”にセ
ットし、ＡＮＤゲート５４を開いてｎビットカウンタ３
０にクロックが供給されるようにする。ｎビットカウン
タ３０に供給されるクロックは、初期状態ではセレクト
回路５０によってクロックTBCCLKが選択されている。ク
ロックTBCCLKが１発発生すると、ｎビットカウンタ３０
の初段のＦ／Ｆ３１の出力端子Ｑが“Ｌ”→“Ｈ”へと
変化する。このとき、Ｆ／Ｆ３１の出力端子Ｑの出力信
号とテスト信号TESTとにより作られるＡＮＤゲート４１
の出力信号が“Ｌ”→“Ｈ”となる。これにより、ＲＳ
・Ｆ／Ｆ４２の出力端子Ｑから出力されるセレクト信号
Ｓ４０も“Ｌ”→“Ｈ”（第２のセレクト信号）へと変
化する。セレクト信号Ｓ４０が“Ｌ”→“Ｈ”へ変化す
ると、セレクト回路５０内のＡＮＤゲート５２が開き、
該セレクト回路５０が基本クロックSYSCLKを選択し、そ
の基本クロックSYSCLKがＡＮＤゲート５４を通してｎビ
ットカウンタ３０へ供給される。ｎビットカウンタ３０
は、以後リセット信号RESET が発生しない限り、ＲＳ・
Ｆ／Ｆ４２の出力端子Ｑから出力されるセレクト信号Ｓ
４０が変化せず、セレクト回路５０も変化しないので、
基本クロックSYSCLKでカウントアップを行っていく。そ
して、ｎビットカウンタ３０にオーバフローが発生し、
オーバフロー端子ＯＶＦが“Ｈ”となると、ＡＮＤゲー
ト３２によってＡＮＤゲート５４の出力信号との論理積
がとられ、リセット信号WDTRESが発生する。
示すタイミングチャートであり、この図を参照しつつ図
１のテスト動作を説明する。まず、マイコンのリセット
処理により、リセット信号RESET が発生すると、ＲＳ・
Ｆ／Ｆ４２及びｎビットカウンタ３０がリセットされ
る。そのため、ＲＳ・Ｆ／Ｆ４２の出力端子Ｑから出力
されるセレクト信号Ｓ４０が“Ｌ”（第１のセレクト信
号）となり、それがインバータ４３で反転されてセレク
ト回路５０のＡＮＤゲート５１が開き、該セレクト回路
５０がクロックTBCCLKを選択することになる。そして、
テストを行う前に、テスト信号TESTを“Ｈ”にセットす
る。これにより、ＡＮＤゲート５１が開いてテスト回路
が有効になり、この状態でウォッチドッグタイマを構成
するｎビットカウンタ３０のテストを行う。このテスト
では、ウォッチドッグタイマを構成するｎビットカウン
タ３０を動作させるために、入力信号WWDTを“Ｈ”にセ
ットし、ＡＮＤゲート５４を開いてｎビットカウンタ３
０にクロックが供給されるようにする。ｎビットカウン
タ３０に供給されるクロックは、初期状態ではセレクト
回路５０によってクロックTBCCLKが選択されている。ク
ロックTBCCLKが１発発生すると、ｎビットカウンタ３０
の初段のＦ／Ｆ３１の出力端子Ｑが“Ｌ”→“Ｈ”へと
変化する。このとき、Ｆ／Ｆ３１の出力端子Ｑの出力信
号とテスト信号TESTとにより作られるＡＮＤゲート４１
の出力信号が“Ｌ”→“Ｈ”となる。これにより、ＲＳ
・Ｆ／Ｆ４２の出力端子Ｑから出力されるセレクト信号
Ｓ４０も“Ｌ”→“Ｈ”（第２のセレクト信号）へと変
化する。セレクト信号Ｓ４０が“Ｌ”→“Ｈ”へ変化す
ると、セレクト回路５０内のＡＮＤゲート５２が開き、
該セレクト回路５０が基本クロックSYSCLKを選択し、そ
の基本クロックSYSCLKがＡＮＤゲート５４を通してｎビ
ットカウンタ３０へ供給される。ｎビットカウンタ３０
は、以後リセット信号RESET が発生しない限り、ＲＳ・
Ｆ／Ｆ４２の出力端子Ｑから出力されるセレクト信号Ｓ
４０が変化せず、セレクト回路５０も変化しないので、
基本クロックSYSCLKでカウントアップを行っていく。そ
して、ｎビットカウンタ３０にオーバフローが発生し、
オーバフロー端子ＯＶＦが“Ｈ”となると、ＡＮＤゲー
ト３２によってＡＮＤゲート５４の出力信号との論理積
がとられ、リセット信号WDTRESが発生する。
【０００９】以上のように、本実施例では、ｎビットカ
ウンタ３０が、最初の１カウントの“０”→“１”への
カウントアップのみクロックTBCCLKでカウントアップ
し、その後の“２”→“２n ”（但し、ｎ；ｎビットカ
ウンタ３０のビット数）までは基本クロックSYSCLKでカ
ウントアップする。そのため、ウォッチドッグタイマの
オーバフローによるリセット信号WDTRESが、従来と比べ
て非常に速い時間で発生するので、結果として該ウォッ
チドッグタイマのテスト時間を大幅に短縮できる。しか
も、セレクト回路５０により、ｎビットカウンタ３０を
最初の１カウント目にクロックTBCCLKで動作させ、その
後は全て基本クロックSYSCLKでカウントアップさせるよ
うに自動的に切換えられるので、テスト回路の回路構成
が簡単で、その構成素子数が少なく、低コスト化が可能
になると共に、テスト方法の簡略化も可能となる。な
お、本発明は上記実施例に限定されず、例えば、図１の
セレクト信号生成回路４０及びセレクト回路５０を、他
のゲート回路やフリップフロップ等を用いて図示以外の
回路構成に変更してもよい。さらに、上記実施例のテス
ト回路は、ｎビットカウンタ３０のオーバフローを速く
起こさせるものであり、ウォッチドッグタイマ以外のカ
ウンタのテスト等にも非常に有効であって適用可能であ
る。
ウンタ３０が、最初の１カウントの“０”→“１”への
カウントアップのみクロックTBCCLKでカウントアップ
し、その後の“２”→“２n ”（但し、ｎ；ｎビットカ
ウンタ３０のビット数）までは基本クロックSYSCLKでカ
ウントアップする。そのため、ウォッチドッグタイマの
オーバフローによるリセット信号WDTRESが、従来と比べ
て非常に速い時間で発生するので、結果として該ウォッ
チドッグタイマのテスト時間を大幅に短縮できる。しか
も、セレクト回路５０により、ｎビットカウンタ３０を
最初の１カウント目にクロックTBCCLKで動作させ、その
後は全て基本クロックSYSCLKでカウントアップさせるよ
うに自動的に切換えられるので、テスト回路の回路構成
が簡単で、その構成素子数が少なく、低コスト化が可能
になると共に、テスト方法の簡略化も可能となる。な
お、本発明は上記実施例に限定されず、例えば、図１の
セレクト信号生成回路４０及びセレクト回路５０を、他
のゲート回路やフリップフロップ等を用いて図示以外の
回路構成に変更してもよい。さらに、上記実施例のテス
ト回路は、ｎビットカウンタ３０のオーバフローを速く
起こさせるものであり、ウォッチドッグタイマ以外のカ
ウンタのテスト等にも非常に有効であって適用可能であ
る。
【００１０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ウォッチドッグタイマのカウントアップを、最初
の１カウント目にカウントアップ用クロックで動作さ
せ、その後は全て高速クロックでカウントアップさせる
ように自動的に切換わるセレクト信号生成回路及びセレ
クト回路を設けたので、テスト回路の回路構成が簡単に
なってその回路規模を小さくでき、低コスト化が可能と
なる。さらに、高速クロックでウォッチドッグタイマの
オーバフローを検出するので、テスト時間を大幅に短縮
でき、その上、テスト方法の簡略化も可能になる。
れば、ウォッチドッグタイマのカウントアップを、最初
の１カウント目にカウントアップ用クロックで動作さ
せ、その後は全て高速クロックでカウントアップさせる
ように自動的に切換わるセレクト信号生成回路及びセレ
クト回路を設けたので、テスト回路の回路構成が簡単に
なってその回路規模を小さくでき、低コスト化が可能と
なる。さらに、高速クロックでウォッチドッグタイマの
オーバフローを検出するので、テスト時間を大幅に短縮
でき、その上、テスト方法の簡略化も可能になる。
【図１】本発明の実施例を示すウォッチドッグタイマを
内蔵したマイコンのテスト回路の回路図である。
内蔵したマイコンのテスト回路の回路図である。
【図２】従来のウォッチドッグタイマの構成例を示す概
略のブロック図である。
略のブロック図である。
【図３】従来のウォッチドッグタイマのテスト回路の構
成例を示すブロック図である。
成例を示すブロック図である。
【図４】図１のテスト動作のタイミングチャートであ
る。
る。
３０ ｎビットカウンタ ３１ フリップフロップ（Ｆ／Ｆ） ３２，４１，５４ ＡＮＤゲート ４０ セレクト信号生成回路 ４２ ＲＳ・Ｆ／Ｆ ４３ インバータ ５０ セレクト回路 RESET リセット信号 Ｓ４０ セレクト信号 SYSCLK 基本クロック TBCCLK クロック TEST テスト信号 WDTRES リセット信号 WWDT 入力信号
Claims (1)
- 【請求項１】 複数段のフリップフロップで構成され、
リセット信号によりリセットされかつカウントアップ用
クロックによってカウントアップされるオーバフロー付
きｎビットカウンタを有するウォッチドッグタイマを備
え、 前記ウォッチドッグタイマにクロックを供給してオーバ
フロー信号が期待時間後に発生するか否かのテストを行
うマイクロコンピュータのテスト回路において、 前記リセット信号でリセットされて第１のセレクト信号
を出力した後に、前記ｎビットカウンタの初段のフリッ
プフロップの出力とテスト信号とに基づきセットされて
第２のセレクト信号を出力するセレクト信号生成回路
と、 前記カウントアップ用クロックと該クロックよりも短い
周期の高速クロックとを入力し、前記第１のセレクト信
号で該カウントアップ用クロックを出力して前記ｎビッ
トカウンタをカウントアップさせ、かつ前記第２のセレ
クト信号で切換えられ該高速クロックを出力して前記ｎ
ビットカウンタをカウントアップさせるセレクト回路と
を、 設けたことを特徴とするマイクロコンピュータのテスト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184767A JPH0744417A (ja) | 1993-07-27 | 1993-07-27 | マイクロコンピュータのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184767A JPH0744417A (ja) | 1993-07-27 | 1993-07-27 | マイクロコンピュータのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744417A true JPH0744417A (ja) | 1995-02-14 |
Family
ID=16158973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184767A Withdrawn JPH0744417A (ja) | 1993-07-27 | 1993-07-27 | マイクロコンピュータのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011175607A (ja) * | 2010-02-25 | 2011-09-08 | Mitsubishi Heavy Ind Ltd | 検査装置及び方法並びにプログラム |
-
1993
- 1993-07-27 JP JP5184767A patent/JPH0744417A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011175607A (ja) * | 2010-02-25 | 2011-09-08 | Mitsubishi Heavy Ind Ltd | 検査装置及び方法並びにプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |