JPS592937B2 - 多入力積分器 - Google Patents
多入力積分器Info
- Publication number
- JPS592937B2 JPS592937B2 JP51030524A JP3052476A JPS592937B2 JP S592937 B2 JPS592937 B2 JP S592937B2 JP 51030524 A JP51030524 A JP 51030524A JP 3052476 A JP3052476 A JP 3052476A JP S592937 B2 JPS592937 B2 JP S592937B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- clock pulse
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Complex Calculations (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は多入力積分器に関するものであつて、ＤＤＡ形
積分器の原理に基づいて多系統のディジタル信号を積分
する積分器を実現したものである。
積分器の原理に基づいて多系統のディジタル信号を積分
する積分器を実現したものである。
一般に、信号処理にあたつては、多系統から入力される
信号を積分して加算しなければならない場合がある。こ
のような信号処理を行なう一例として、各入力系統につ
いてそれぞれ積分回路を設けて積分を行ない、これら積
分結果を加算することが考えられるが、構成が複雑とな
り、高価になるという欠点がある。本発明はこのような
欠点をＤＤＡ形積分器の原理に基づいて多入力積分器を
構成することにより解決したものであつて、以下、図面
を用いて詳細に説明する。
信号を積分して加算しなければならない場合がある。こ
のような信号処理を行なう一例として、各入力系統につ
いてそれぞれ積分回路を設けて積分を行ない、これら積
分結果を加算することが考えられるが、構成が複雑とな
り、高価になるという欠点がある。本発明はこのような
欠点をＤＤＡ形積分器の原理に基づいて多入力積分器を
構成することにより解決したものであつて、以下、図面
を用いて詳細に説明する。
第１図は本発明の一実施例を示すブロック構成図であつ
て、１はクロックパルス発生回路、２１〜Ｎはパルス信
号入力端子、３は走査回路、４は計数回路、５は加算回
路、６は出力端子、Ｔは一時記憶回路である。
て、１はクロックパルス発生回路、２１〜Ｎはパルス信
号入力端子、３は走査回路、４は計数回路、５は加算回
路、６は出力端子、Ｔは一時記憶回路である。
クロックパルス発生回路１は本発明に基づく積分器の時
間を規整するものであつて、周波数がｆ。
間を規整するものであつて、周波数がｆ。
の第１のクロックパルスＣＬｏ、この第１のクロックパ
ルスＣＬｏを１個含むパルス幅を有するＮ相（Ｎは整数
）のクロックパルスＣＬ１〜Ｎを出力する。この第１の
クロックパルスＣＬｏは計数回路４に送出され、第２の
クロックパルスＣＬ１〜Ｎは走査回路３に送出される。
また、第２のクロックパルスＣＬ１〜Ｎのうち任意の１
個のクロックパルス、例えばＣＬＩは一時記憶回路Ｔに
も送出される。パルス信号入力端子２１〜Ｎは走査回路
３に接続されている。そして、この入力端子２を〜Ｎに
は、少なくとも前記第２のクロックパルスＣＬ１〜Ｎの
周期と等しい固有のパルス幅を有するパルス信号５を〜
Ｎが印加される。走査回路３には、入力端子２１〜Ｎを
介して並列に複数のパルス信号５１〜Ｎが入力されると
ともにＮ相の第２のクロックパルスＣＬ１〜Ｎが入力さ
れている。
ルスＣＬｏを１個含むパルス幅を有するＮ相（Ｎは整数
）のクロックパルスＣＬ１〜Ｎを出力する。この第１の
クロックパルスＣＬｏは計数回路４に送出され、第２の
クロックパルスＣＬ１〜Ｎは走査回路３に送出される。
また、第２のクロックパルスＣＬ１〜Ｎのうち任意の１
個のクロックパルス、例えばＣＬＩは一時記憶回路Ｔに
も送出される。パルス信号入力端子２１〜Ｎは走査回路
３に接続されている。そして、この入力端子２を〜Ｎに
は、少なくとも前記第２のクロックパルスＣＬ１〜Ｎの
周期と等しい固有のパルス幅を有するパルス信号５を〜
Ｎが印加される。走査回路３には、入力端子２１〜Ｎを
介して並列に複数のパルス信号５１〜Ｎが入力されると
ともにＮ相の第２のクロックパルスＣＬ１〜Ｎが入力さ
れている。
そして、パルス信号５１〜Ｎはそれぞれに対応したクロ
ックパルスＣＬ１〜Ｎにより１個ずつ読出されて計数回
路４に送出される。計数回路４には、走査回路３の読出
信号および第１のクロツクパルスＣＬＯが入力されてい
る。
ックパルスＣＬ１〜Ｎにより１個ずつ読出されて計数回
路４に送出される。計数回路４には、走査回路３の読出
信号および第１のクロツクパルスＣＬＯが入力されてい
る。
この計数回路４は、走査回路３の読出信号ｌこしたがつ
て第１のクロツクパルスＣＬＯを計数し、その計数内容
を加算回路５に送出する。加算回路５には、計数回路４
の計数内容と一時記憶回路７の記憶内容が入力され、出
力端子６が接続されている。
て第１のクロツクパルスＣＬＯを計数し、その計数内容
を加算回路５に送出する。加算回路５には、計数回路４
の計数内容と一時記憶回路７の記憶内容が入力され、出
力端子６が接続されている。
この加算回路５は、計数回路４の計数内容と一時記憶回
路７の記憶内容とを加算して一時記憶回路７に送出し、
その加算値が加算容量を超えると出力端子６に出力信号
ＣＹを送出する。なお、加算回路５には、オーバーフロ
ーした値から加算容量を引いた余りの値が残される。一
時記憶回路７には、任意の第２のクロツクパルス、例え
ばＣＬｌと加算回路５の加算値が入力されている。そし
て、クロツクパルスＣＬｌが印加されるごとに蓄えてい
た記憶内容を更新して再び加算回路５に送出する。この
ような構成の動作について説明する。
路７の記憶内容とを加算して一時記憶回路７に送出し、
その加算値が加算容量を超えると出力端子６に出力信号
ＣＹを送出する。なお、加算回路５には、オーバーフロ
ーした値から加算容量を引いた余りの値が残される。一
時記憶回路７には、任意の第２のクロツクパルス、例え
ばＣＬｌと加算回路５の加算値が入力されている。そし
て、クロツクパルスＣＬｌが印加されるごとに蓄えてい
た記憶内容を更新して再び加算回路５に送出する。この
ような構成の動作について説明する。
第１図において、計数回路４の計数内容をＹ１加算回路
５の加算内容をＤ１加算容量をＳＡｌ時記憶回路７の記
憶内容をＭとし、計数回路４、加算回路５および一時記
憶回路７はりセツトされているものとする。
５の加算内容をＤ１加算容量をＳＡｌ時記憶回路７の記
憶内容をＭとし、計数回路４、加算回路５および一時記
憶回路７はりセツトされているものとする。
このような状態において、クロツクパルスＣＬｌが印加
されるある時刻をｔ１とし、次のクロツクパルスＣＬｌ
が印加される時刻をＴ２とする。時刻Ｔ，でクロツクパ
ルスＣＬｌが印加される前の計数内容がＹ１になつたと
すると、記憶内容Ｍはりセツトされているので加算内容
ＤはＤｌＯ＋Ｙ１と２なり、この加算内容Ｄ，は一時記
憶回路７に送出される。そして、この状態で一時記憶回
路７にクロツクパルスＣＬｌが印加されると記憶内容Ｍ
は更新されてＭ１＝Ｄ１となり、この記憶内容Ｍ，は加
算回路５に送出される。次に、時刻Ｔ２で次のクロツク
パルスＣＬｌが印加される前の計数内容がＹ２になると
、加算回路５では計数内容Ｙ２と記憶内容Ｍ１とが加算
されて加算内容Ｄ２はＤ２＝Ｍ，＋Ｙ２となり、この加
算内容Ｄ２は一時記憶回路７に送出される。そして、こ
のとき、一時記憶回路７にクロツクパルスＣＬｌが印加
されると記憶内容Ｍは更新されてＭ２＝Ｄ２となり、こ
の記憶内容Ｍ２は加算回路５に送出される。以下同様に
、クロツクパルスＣＬｌが印加されるごとに記憶内容Ｍ
は更新されることになる。そして、加算回路５における
加算内容Ｄが加算容量ＳＡを超えると、加算回路５は出
力信号ＣＹを出力端子６１こ送出して加算を続行する。
すなわち、（Ｙ＋Ｍ）〉ＳＡのとき、加算回路５の内容
はＹ＋Ｍ−ＳＡとなつて出力端子６には出力信号ＣＹが
出力され、（Ｙ＋Ｍ）くＳＡのとき、加算回路５の内容
はＹ＋Ｍとなつて出力端子６に出力信号ＣＹは出力され
ない。この出力信号ＣＹが送出される回数は、計数内容
Ｙの大きさおよび一時記憶回路７に印加されるクロツク
パルスＣＬ，の回数に比例し、加算容量ＳＡに反比例す
るものである。ここで、計数内容Ｙは入力パルス信号Ｓ
１〜Ｎの全パルスの積算値であるから出力信号ＣＹの数
は入力パルス信号Ｓ１〜Ｎのパルス数の総和の積算値に
比例することになり、入力パルス信号Ｓ１〜Ｎと出力信
号ＣＹとの間では積分が行なわれることになる。なお、
実際に積算されるのはクロツクパルスＣＬＯであるが、
このクロツクパルスＣＬＯを計数するかしないかは入力
パルス信号Ｓ１〜Ｎにより制御される。
されるある時刻をｔ１とし、次のクロツクパルスＣＬｌ
が印加される時刻をＴ２とする。時刻Ｔ，でクロツクパ
ルスＣＬｌが印加される前の計数内容がＹ１になつたと
すると、記憶内容Ｍはりセツトされているので加算内容
ＤはＤｌＯ＋Ｙ１と２なり、この加算内容Ｄ，は一時記
憶回路７に送出される。そして、この状態で一時記憶回
路７にクロツクパルスＣＬｌが印加されると記憶内容Ｍ
は更新されてＭ１＝Ｄ１となり、この記憶内容Ｍ，は加
算回路５に送出される。次に、時刻Ｔ２で次のクロツク
パルスＣＬｌが印加される前の計数内容がＹ２になると
、加算回路５では計数内容Ｙ２と記憶内容Ｍ１とが加算
されて加算内容Ｄ２はＤ２＝Ｍ，＋Ｙ２となり、この加
算内容Ｄ２は一時記憶回路７に送出される。そして、こ
のとき、一時記憶回路７にクロツクパルスＣＬｌが印加
されると記憶内容Ｍは更新されてＭ２＝Ｄ２となり、こ
の記憶内容Ｍ２は加算回路５に送出される。以下同様に
、クロツクパルスＣＬｌが印加されるごとに記憶内容Ｍ
は更新されることになる。そして、加算回路５における
加算内容Ｄが加算容量ＳＡを超えると、加算回路５は出
力信号ＣＹを出力端子６１こ送出して加算を続行する。
すなわち、（Ｙ＋Ｍ）〉ＳＡのとき、加算回路５の内容
はＹ＋Ｍ−ＳＡとなつて出力端子６には出力信号ＣＹが
出力され、（Ｙ＋Ｍ）くＳＡのとき、加算回路５の内容
はＹ＋Ｍとなつて出力端子６に出力信号ＣＹは出力され
ない。この出力信号ＣＹが送出される回数は、計数内容
Ｙの大きさおよび一時記憶回路７に印加されるクロツク
パルスＣＬ，の回数に比例し、加算容量ＳＡに反比例す
るものである。ここで、計数内容Ｙは入力パルス信号Ｓ
１〜Ｎの全パルスの積算値であるから出力信号ＣＹの数
は入力パルス信号Ｓ１〜Ｎのパルス数の総和の積算値に
比例することになり、入力パルス信号Ｓ１〜Ｎと出力信
号ＣＹとの間では積分が行なわれることになる。なお、
実際に積算されるのはクロツクパルスＣＬＯであるが、
このクロツクパルスＣＬＯを計数するかしないかは入力
パルス信号Ｓ１〜Ｎにより制御される。
結果としては、入力パルス信号Ｓ，〜Ｎにクロツクパル
スＣＬＯが１個加えられると計数回路４の計数値は１カ
ウント更新されることになる。これら入力パルス信号Ｓ
１〜Ｎの周波数をｆ１〜Ｎとすると、出力信号ＣＹの周
波数ＦＣＹは、ＦｃＹ：一Ｋｆ（ｆ１＋Ｆ２＋・・・・
・・＋ＦＮ）Ｄｔ＋Ｃとなる。ただし、Ｋは比例定数、
Ｃは積分定数である。そして、Ｆ，〜Ｎが時間とともに
変化する信号であつて、ｆ１〜Ｎにより信号のレベルを
表わすものとすると、ＦｃＹ（１）＝Ｋｆ｛ｆ巾）＋Ｆ
２（１）＋・・・・・・＋ＦＮ（１）｝Ｄｔ＋Ｃとなる
。
スＣＬＯが１個加えられると計数回路４の計数値は１カ
ウント更新されることになる。これら入力パルス信号Ｓ
１〜Ｎの周波数をｆ１〜Ｎとすると、出力信号ＣＹの周
波数ＦＣＹは、ＦｃＹ：一Ｋｆ（ｆ１＋Ｆ２＋・・・・
・・＋ＦＮ）Ｄｔ＋Ｃとなる。ただし、Ｋは比例定数、
Ｃは積分定数である。そして、Ｆ，〜Ｎが時間とともに
変化する信号であつて、ｆ１〜Ｎにより信号のレベルを
表わすものとすると、ＦｃＹ（１）＝Ｋｆ｛ｆ巾）＋Ｆ
２（１）＋・・・・・・＋ＦＮ（１）｝Ｄｔ＋Ｃとなる
。
このように、第１図の構成によれば、時間とともに変化
するパルス周波数信号を連続的に時間積分し、連続した
パルス周波数信号を得ることができる。このような構成
によれば、多段接続するのにあたつて変換回路を用いな
くてもよく、本発明に係る回路を単位モジユールとして
多段接続して任意の回路網を構成できる。第２図は第１
図の構成においてＮ＝４とした場合の波形図の一例を示
したものであつて、ａは第１のクロツクパルスＣＬＯｌ
ｂ−ｅはそれぞれ第２のクロツクパルスＣＬ，〜ぃ ｆ
−１はそれぞれ入力パルス信号Ｓ，〜４である。
するパルス周波数信号を連続的に時間積分し、連続した
パルス周波数信号を得ることができる。このような構成
によれば、多段接続するのにあたつて変換回路を用いな
くてもよく、本発明に係る回路を単位モジユールとして
多段接続して任意の回路網を構成できる。第２図は第１
図の構成においてＮ＝４とした場合の波形図の一例を示
したものであつて、ａは第１のクロツクパルスＣＬＯｌ
ｂ−ｅはそれぞれ第２のクロツクパルスＣＬ，〜ぃ ｆ
−１はそれぞれ入力パルス信号Ｓ，〜４である。
第２図において、クロツクパルスＣＬＯの周波数はｆぃ
クロツクパルスＣＬｌ〜ＣＬ４の周波数はＦ。／４、
灼レス幅は１／ＦＯｌ入力パルス信号Ｓ，〜４のパルス
幅は４／ＦＯに設定されている。なお、入力パルス信号
Ｓ，〜４によつて伝送される情報量は、入力パルス信号
Ｓ１〜４の周波数に対応する。このように、入力パルス
信号Ｓ１〜４のパルス幅はクロツクパルスＣＬｌ〜４の
パルス幅１／ＦＯに対して４倍になるように設定されて
いるので、各入力パルス信号Ｓ１〜４のパルスには少な
くとも１個の所定のクロツクパルスＣＬｌ〜４が対応す
る。したがつて、走査回路３においてクロツクパルスＣ
Ｌ，〜４により入力パルス信号Ｓ１〜４を走査すること
により、計数回路４において走査期間内に存在する入力
パルス信号Ｓ１〜４のパルス数が計数されることになる
。これにより、多入力パルス信号Ｓ，〜４のパルス数は
前述の動作にしたがつて積分される。なお、以上の実施
例では単極性の積分器について説明したが、本発明に基
づいて両極性の積分器を構成することもできる。
クロツクパルスＣＬｌ〜ＣＬ４の周波数はＦ。／４、
灼レス幅は１／ＦＯｌ入力パルス信号Ｓ，〜４のパルス
幅は４／ＦＯに設定されている。なお、入力パルス信号
Ｓ，〜４によつて伝送される情報量は、入力パルス信号
Ｓ１〜４の周波数に対応する。このように、入力パルス
信号Ｓ１〜４のパルス幅はクロツクパルスＣＬｌ〜４の
パルス幅１／ＦＯに対して４倍になるように設定されて
いるので、各入力パルス信号Ｓ１〜４のパルスには少な
くとも１個の所定のクロツクパルスＣＬｌ〜４が対応す
る。したがつて、走査回路３においてクロツクパルスＣ
Ｌ，〜４により入力パルス信号Ｓ１〜４を走査すること
により、計数回路４において走査期間内に存在する入力
パルス信号Ｓ１〜４のパルス数が計数されることになる
。これにより、多入力パルス信号Ｓ，〜４のパルス数は
前述の動作にしたがつて積分される。なお、以上の実施
例では単極性の積分器について説明したが、本発明に基
づいて両極性の積分器を構成することもできる。
この場合、走査回路において第２のクロツクパルスによ
り入力パルス信号とその極性を表わす極性指定信号とを
走査出力するようにし、計数回路として可逆計数回路を
用いればよい。この結果、計数回路では走査回路からの
送出信号にしたがつて加算計数あるいは減算計数が行な
われることになる。そして、この計数回路の計数内容は
前述のように加算回路および一時記憶回路に送出されて
積分される。このような両極性積分器から送出される出
力パルス周波数は、各入力パルス信号の総和が零の間は
常に一定の値となり、各入力パルス信号を単純に重ね合
わせて計数回路に入力する構成に比べて出力パルス周波
数の不要な変動分を抑えることができる。これにより、
自己の出力信号を任意の数の分周回路を経由して符号を
反転させて一方の入力端子に加えることにより、パルス
周波数を伝送信号とする帰還増幅器を構成することもで
きる。以上説明したように、本発明によれば比較的簡単
な構成で多入力積分器が実現でき、特に、超低周波信号
の積分器として実用的効果は大きい。
り入力パルス信号とその極性を表わす極性指定信号とを
走査出力するようにし、計数回路として可逆計数回路を
用いればよい。この結果、計数回路では走査回路からの
送出信号にしたがつて加算計数あるいは減算計数が行な
われることになる。そして、この計数回路の計数内容は
前述のように加算回路および一時記憶回路に送出されて
積分される。このような両極性積分器から送出される出
力パルス周波数は、各入力パルス信号の総和が零の間は
常に一定の値となり、各入力パルス信号を単純に重ね合
わせて計数回路に入力する構成に比べて出力パルス周波
数の不要な変動分を抑えることができる。これにより、
自己の出力信号を任意の数の分周回路を経由して符号を
反転させて一方の入力端子に加えることにより、パルス
周波数を伝送信号とする帰還増幅器を構成することもで
きる。以上説明したように、本発明によれば比較的簡単
な構成で多入力積分器が実現でき、特に、超低周波信号
の積分器として実用的効果は大きい。
第１図は本発明の一実施例を示すプロツク構成図、第２
図は第１図の動作の一例を示す波形図である。 １・・・・・・クロツクパルス発生回路、２・・・・・
・入力端子、３・・・・・・走査回路、４・・・・・・
計数回路、５・・・・・・加算回路、６・・・・・・出
力端子、７・・・・・・一時記憶回路。
図は第１図の動作の一例を示す波形図である。 １・・・・・・クロツクパルス発生回路、２・・・・・
・入力端子、３・・・・・・走査回路、４・・・・・・
計数回路、５・・・・・・加算回路、６・・・・・・出
力端子、７・・・・・・一時記憶回路。
Claims (1)
- １ 第１のクロックパルスとこの第１のクロックパルス
を少なくとも１個含むパルス幅を有する多相の第２のク
ロックパルスを発生するクロックパルス発生回路、少な
くともこの第２のクロックパルスの周期と等しい固有の
パルス幅を有し並列に入力される複数の入力パルス信号
を前記第２のクロックパルスにより走査出力する走査回
路、この走査回路の出力信号にしたがつて前記第１のク
ロックパルスを計数する計数回路、この計数回路の計数
内容と後述一時記憶回路の記憶内容とを加算しその加算
値が加算容量を超えるごとに出力信号を送出する加算回
路、前記第２のクロックパルスにしたがつてこの加算回
路の加算内容を更新記憶しその記憶内容をこの加算回路
に送出する一時記憶回路とを具備してなる多入力積分器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51030524A JPS592937B2 (ja) | 1976-03-19 | 1976-03-19 | 多入力積分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51030524A JPS592937B2 (ja) | 1976-03-19 | 1976-03-19 | 多入力積分器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52113642A JPS52113642A (en) | 1977-09-22 |
| JPS592937B2 true JPS592937B2 (ja) | 1984-01-21 |
Family
ID=12306191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51030524A Expired JPS592937B2 (ja) | 1976-03-19 | 1976-03-19 | 多入力積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592937B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157109A (ja) * | 1984-08-28 | 1986-03-24 | Mitsubishi Electric Corp | デイジタル量をなめらかに変化させる装置 |
-
1976
- 1976-03-19 JP JP51030524A patent/JPS592937B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52113642A (en) | 1977-09-22 |
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