JPS5929437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5929437A JPS5929437A JP57140041A JP14004182A JPS5929437A JP S5929437 A JPS5929437 A JP S5929437A JP 57140041 A JP57140041 A JP 57140041A JP 14004182 A JP14004182 A JP 14004182A JP S5929437 A JPS5929437 A JP S5929437A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist film
- substrate
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、とりわけ、半導体基板
に局在させて絶縁膜を形成するのに適した被膜形成方法
に関する。
に局在させて絶縁膜を形成するのに適した被膜形成方法
に関する。
従来例の構成とその問題点
たとえば、絶縁ゲート形電界効果トランジスタを主要素
子として形成される高集積回路装置（以下、ＬＳＩと略
す）では、各素子間分離のためにフィード酸化膜と呼ば
れる局在的絶縁膜が用いられ、この絶縁膜の形成には、
従来２選択酸化法と称される被膜形成方法を用いるのが
一般的である。
子として形成される高集積回路装置（以下、ＬＳＩと略
す）では、各素子間分離のためにフィード酸化膜と呼ば
れる局在的絶縁膜が用いられ、この絶縁膜の形成には、
従来２選択酸化法と称される被膜形成方法を用いるのが
一般的である。
選択酸化法を第１図の工程図によって概略的にのべると
、まず、第１図（、）のように、Ｐ型シリコン基板１に
保護酸化膜（Ｓ １ｏ２） ２ ＋窒化珪素膜（Ｓｉ３
Ｎ４）３を形成する。次に、第１図［有］）のように、
ホトレジスト膜４のマスクを用いて、Ｓｉ３Ｎ４膜３お
よびＳｉ○２膜２を、その所定パタ゛−ンに順次開口し
、この開口を通じて、Ｐ型シリコン基板１の面に、たと
えば周知のイオン打込み法により、チャネル・ストップ
用Ｎ型不純物層５を導入形成する。ついで、第１図（Ｃ
）に示すように、ホトレジスト膜４を除去して、所定の
熱酸化条件、たとえば１０ｏＯ〜１２００℃、水蒸気圏
内で熱処理して、開口部基板面に選択酸化膜６を形成す
る。そして、最後に、Ｓ ｌ ｓＮ４膜３を取り除くと
、第１図（ｄ）のように、Ｓ １０２の厚い局在被膜６
が形成される。しかし、上述の従来法によれば、熱酸化
処理の際に、基板の面に沿って横方向の酸化が進行し、
バーズ・ピーク（ｂｉｒｄ’ｓ ｂｅａｋ） と呼ば
れる酸化膜の入り込み部分７が形成される。このバーズ
・ピーク部分は、高集積化、すなわち微細化に一つの限
界を与えることになる。また、選択酸化膜６を形成する
際の熱酸化条件は、Ｎ型不純物層５を同時に拡散増大さ
せるので、これが高密度素子の特性を低下させる要因に
なることもある。
、まず、第１図（、）のように、Ｐ型シリコン基板１に
保護酸化膜（Ｓ １ｏ２） ２ ＋窒化珪素膜（Ｓｉ３
Ｎ４）３を形成する。次に、第１図［有］）のように、
ホトレジスト膜４のマスクを用いて、Ｓｉ３Ｎ４膜３お
よびＳｉ○２膜２を、その所定パタ゛−ンに順次開口し
、この開口を通じて、Ｐ型シリコン基板１の面に、たと
えば周知のイオン打込み法により、チャネル・ストップ
用Ｎ型不純物層５を導入形成する。ついで、第１図（Ｃ
）に示すように、ホトレジスト膜４を除去して、所定の
熱酸化条件、たとえば１０ｏＯ〜１２００℃、水蒸気圏
内で熱処理して、開口部基板面に選択酸化膜６を形成す
る。そして、最後に、Ｓ ｌ ｓＮ４膜３を取り除くと
、第１図（ｄ）のように、Ｓ １０２の厚い局在被膜６
が形成される。しかし、上述の従来法によれば、熱酸化
処理の際に、基板の面に沿って横方向の酸化が進行し、
バーズ・ピーク（ｂｉｒｄ’ｓ ｂｅａｋ） と呼ば
れる酸化膜の入り込み部分７が形成される。このバーズ
・ピーク部分は、高集積化、すなわち微細化に一つの限
界を与えることになる。また、選択酸化膜６を形成する
際の熱酸化条件は、Ｎ型不純物層５を同時に拡散増大さ
せるので、これが高密度素子の特性を低下させる要因に
なることもある。
発明の目的
本発明は上述の従来法の問題点を解決する半導体装置の
製造方法を提供せんとするものである。
製造方法を提供せんとするものである。
発明の構成
本発明は、基板の平面部に窪み部を形成した後、全面に
被膜を形成し、ついで、破線感度を有するレジスト膜で
前記基板の平面部および窪み部を埋めるとともに同レジ
スト膜の表面を平坦化し、前記レジスト膜の全面を窪み
部の厚いレジスト膜の感度限界よりも少なく、平面部の
レジスト膜の感度限界を充足させる被線量で処理して、
前記窪み部上にレジスト膜像を形成し、前記レジスト膜
像をマスクとして、前記平面部の被膜を除去するＹ−程
をそなえた半導体装置の製造方法である。
被膜を形成し、ついで、破線感度を有するレジスト膜で
前記基板の平面部および窪み部を埋めるとともに同レジ
スト膜の表面を平坦化し、前記レジスト膜の全面を窪み
部の厚いレジスト膜の感度限界よりも少なく、平面部の
レジスト膜の感度限界を充足させる被線量で処理して、
前記窪み部上にレジスト膜像を形成し、前記レジスト膜
像をマスクとして、前記平面部の被膜を除去するＹ−程
をそなえた半導体装置の製造方法である。
実施例の説明
第２図は本発明実施例を示す工程図であり、以下に、こ
の図面を参照して、本発明の詳細な説明する。
の図面を参照して、本発明の詳細な説明する。
第２図（ａ）に示すように、Ｐ型／リコン基板１上に、
厚さ約５００ＡのＳｉＯ２膜２．厚さ約１０００人のＳ
ｉ３Ｎ４膜３を形成する。次に、第２図（ｂ）のように
、ホトレジスト膜４のマスクを用いてＳｔ○２膜２およ
びＳ １３Ｎ４ 膜３を所定パターンに開口する。そし
て、第２図（Ｃ）に示すように、開口を通じて、基板１
０面に窪み部８を周知の食刻法によ−て形成し、この窪
み部８０表面部分には、たとえばイオン打込み法でＮ型
不純物を導入して、チャネル・ストップ用不純物層９を
形成する。ついで、第２図（ｄ）のように、全面に、た
とえば化学的気相蒸着法（以下、ＣＶＤ法と略す）によ
って、Ｓ １０２膜１０を形成する。このＳ ｉ０２膜
１ｏの厚みは、基板１の窪み部８を埋めて、回部でのＳ
１０２膜１０の頂面がこの基板１の平面部とほとんど
一致する程度に形成される。このＳｔ○２膜１０上には
、第２図（、）で示すように、ホトレジスト膜１１を、
たとえば、通常のスピンコ゛−ド法によって、その最表
面が平坦化されるように塗布する。これにより、窪み部
８に沿ってできだ８１０２膜１０の窪みは完全にホトレ
ジストで埋められるとともに、同窪みの部分のホトレジ
スト膜１１は、その平面部より厚くなる。そこで、この
ホトレジスト膜１１に対して、平面の薄い部分には感度
限界に十分であるが、窪みの厚い部分には不足であるよ
うな被線量、すなわち露光量で全面感光させ、ついで、
現像する。これにより、第２図（（）のように、ＳｉＯ
２膜１０の窪みにのみホトレジスト膜１１が残される。
厚さ約５００ＡのＳｉＯ２膜２．厚さ約１０００人のＳ
ｉ３Ｎ４膜３を形成する。次に、第２図（ｂ）のように
、ホトレジスト膜４のマスクを用いてＳｔ○２膜２およ
びＳ １３Ｎ４ 膜３を所定パターンに開口する。そし
て、第２図（Ｃ）に示すように、開口を通じて、基板１
０面に窪み部８を周知の食刻法によ−て形成し、この窪
み部８０表面部分には、たとえばイオン打込み法でＮ型
不純物を導入して、チャネル・ストップ用不純物層９を
形成する。ついで、第２図（ｄ）のように、全面に、た
とえば化学的気相蒸着法（以下、ＣＶＤ法と略す）によ
って、Ｓ １０２膜１０を形成する。このＳ ｉ０２膜
１ｏの厚みは、基板１の窪み部８を埋めて、回部でのＳ
１０２膜１０の頂面がこの基板１の平面部とほとんど
一致する程度に形成される。このＳｔ○２膜１０上には
、第２図（、）で示すように、ホトレジスト膜１１を、
たとえば、通常のスピンコ゛−ド法によって、その最表
面が平坦化されるように塗布する。これにより、窪み部
８に沿ってできだ８１０２膜１０の窪みは完全にホトレ
ジストで埋められるとともに、同窪みの部分のホトレジ
スト膜１１は、その平面部より厚くなる。そこで、この
ホトレジスト膜１１に対して、平面の薄い部分には感度
限界に十分であるが、窪みの厚い部分には不足であるよ
うな被線量、すなわち露光量で全面感光させ、ついで、
現像する。これにより、第２図（（）のように、ＳｉＯ
２膜１０の窪みにのみホトレジスト膜１１が残される。
第２図（ｑ）はそのホトレジスト膜１１をマスクに用い
て、Ｓ １０２膜１ｏを選択的に食刻して、基板１の窪
み部８にのみＳ ｉ０２膜１０を残存させたものである
。そして、最後に、ホトレジスト膜１０、Ｓｉ３Ｎ４
膜３および薄いＳ ｔ ０２膜２を順次除去すると、
第２図（ｈ）のように、基板１の窪み部８をＳ １０２
膜１０で埋めた構造ができる。この構造は、第１図（ｄ
）で示される従来の選択酸化法で形成されたものと対応
するが、上述の工程図からも明らかなように、バーズ・
ピーク部分が存在しない。また、上述の実施例では、局
部的なＳ １０２膜１０を形成する過程に高温処理工程
が除外されているから、予め形成されたチャネル・スト
ップ用不純物層９の外形が変更されることもない。
て、Ｓ １０２膜１ｏを選択的に食刻して、基板１の窪
み部８にのみＳ ｉ０２膜１０を残存させたものである
。そして、最後に、ホトレジスト膜１０、Ｓｉ３Ｎ４
膜３および薄いＳ ｔ ０２膜２を順次除去すると、
第２図（ｈ）のように、基板１の窪み部８をＳ １０２
膜１０で埋めた構造ができる。この構造は、第１図（ｄ
）で示される従来の選択酸化法で形成されたものと対応
するが、上述の工程図からも明らかなように、バーズ・
ピーク部分が存在しない。また、上述の実施例では、局
部的なＳ １０２膜１０を形成する過程に高温処理工程
が除外されているから、予め形成されたチャネル・スト
ップ用不純物層９の外形が変更されることもない。
発明の効果
以上の様に、本発明によれば高温の熱酸化工程なしに、
高精度で被膜の局所的形成が可能であり、たとえば、本
発明をＬＳＩの素子間分離技術として用いることにより
、高年製化をはかることができるとともに、特性面でも
安定化を達成できる。
高精度で被膜の局所的形成が可能であり、たとえば、本
発明をＬＳＩの素子間分離技術として用いることにより
、高年製化をはかることができるとともに、特性面でも
安定化を達成できる。
第１図（ａ）〜（ｄ）は従来の選択酸化法を概略的に示
す工程断面図、第２図（ａ）〜（ｈ）は本発明の実施例
を概略的に示す工程断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｓ
１０２膜、３・・・・・・Ｓｉ３Ｎ４膜、４．１１・・
・・・・ホトレジスト膜、６゜９・・・・・・Ｎ型不純
物層、６・・・・・・選択酸化膜、７・・・・・・酸化
膜の入り込み部分（パース・ピーク）、８・・・・・・
窪み部、１ｏ・・・・・・Ｓ １０２膜。
す工程断面図、第２図（ａ）〜（ｈ）は本発明の実施例
を概略的に示す工程断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｓ
１０２膜、３・・・・・・Ｓｉ３Ｎ４膜、４．１１・・
・・・・ホトレジスト膜、６゜９・・・・・・Ｎ型不純
物層、６・・・・・・選択酸化膜、７・・・・・・酸化
膜の入り込み部分（パース・ピーク）、８・・・・・・
窪み部、１ｏ・・・・・・Ｓ １０２膜。
Claims (1)
- 【特許請求の範囲】 基板の平面部に窪み部を形成した後、全面に被膜を形成
し、ついで、破線感度を有するレジスト膜で前記基板の
平面部および窪み部を埋めるとともに同レジスト膜の表
面を平坦化し、前記レジスト膜の全面を窪み部の厚いレ
ジスト膜の感度限界よりも少なく、平面部のレジスト膜
の感度限界を充足させる被線量で処理して、前記窪み部
上にレジスト膜像を形成し、前記レジスト膜像をマスク
み屹 として、前記平面部の被膜を除去する工程をそなえた半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140041A JPS5929437A (ja) | 1982-08-11 | 1982-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140041A JPS5929437A (ja) | 1982-08-11 | 1982-08-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5929437A true JPS5929437A (ja) | 1984-02-16 |
Family
ID=15259590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140041A Pending JPS5929437A (ja) | 1982-08-11 | 1982-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929437A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391676A (en) * | 1977-01-24 | 1978-08-11 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5595341A (en) * | 1979-01-11 | 1980-07-19 | Sony Corp | Preparation of semiconductor device |
-
1982
- 1982-08-11 JP JP57140041A patent/JPS5929437A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391676A (en) * | 1977-01-24 | 1978-08-11 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS5595341A (en) * | 1979-01-11 | 1980-07-19 | Sony Corp | Preparation of semiconductor device |
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