JPS5929450A - プログラマブルモノリシツク集積回路方式 - Google Patents
プログラマブルモノリシツク集積回路方式Info
- Publication number
- JPS5929450A JPS5929450A JP57140257A JP14025782A JPS5929450A JP S5929450 A JPS5929450 A JP S5929450A JP 57140257 A JP57140257 A JP 57140257A JP 14025782 A JP14025782 A JP 14025782A JP S5929450 A JPS5929450 A JP S5929450A
- Authority
- JP
- Japan
- Prior art keywords
- collector
- transistor
- base
- region
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000003321 amplification Effects 0.000 abstract description 2
- 239000000470 constituent Substances 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
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- 238000002955 isolation Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプログラマブルリードオンリメモリ（以下１．
’ −ＩＬ ＯＭと記す。）にｌ￥’＋ Ｌ、市にＩ）
Ｎ打、４破壊型のモノリシックガニ私回ｂ１？１用Ｐ
−ｎｏ）、Ｊの方７−に関するものである。
’ −ＩＬ ＯＭと記す。）にｌ￥’＋ Ｌ、市にＩ）
Ｎ打、４破壊型のモノリシックガニ私回ｂ１？１用Ｐ
−ｎｏ）、Ｊの方７−に関するものである。
最近、名イー・）−の宿仔中トｉｉ＋、が小型刺Ｓ化お
よびＣ（１１交能化を目的として、ディジクル方式化ヲ
４）−□向する傾向にあるが、そこにおいて、ｌＴｉ室
ｆｉを記１．ｉ１、するノ゛こめのいわゆるメモリ回路
がすすますホ敏に左って来てお９、ｈ訂１′コ渣ｉ）の
増大と同時に、多１５ρ化Ｉも要求される）ｌ泳（′こ
なつンそ、 特にユーザーの擬木どおシの情報が永久的に一体できる
いｊ＋ゆるｉ′−１ｔＯＭは各種のｉｆ言約１５゛言１
イ僚蒲にとって、不可欠のものとなっておυ、その方式
・もいろいろ考案されている。
よびＣ（１１交能化を目的として、ディジクル方式化ヲ
４）−□向する傾向にあるが、そこにおいて、ｌＴｉ室
ｆｉを記１．ｉ１、するノ゛こめのいわゆるメモリ回路
がすすますホ敏に左って来てお９、ｈ訂１′コ渣ｉ）の
増大と同時に、多１５ρ化Ｉも要求される）ｌ泳（′こ
なつンそ、 特にユーザーの擬木どおシの情報が永久的に一体できる
いｊ＋ゆるｉ′−１ｔＯＭは各種のｉｆ言約１５゛言１
イ僚蒲にとって、不可欠のものとなっておυ、その方式
・もいろいろ考案されている。
ＭＯ８方式のＰ−１ｔＯＭはその集積度において筺位に
立っているものの、動作速度と、男き込み情報の保持力
および、一般に複数ｉ′ｌ；、弁を必要とする点でバイ
ポーラ方式に劣り、）くイボーラ方式のうち、ヒユーズ
溶断のものは通常のＨ’Ｕ 造フＣ１４二ヌ、 （ｒ）
他ニ、ニクロム噌を用いてヒーーメを形成づるためのプ
ロセスが増えることと、ヒユーズ溶断による１き込み後
の再短絡という信頼性上の問題を有するという欠点があ
る。
立っているものの、動作速度と、男き込み情報の保持力
および、一般に複数ｉ′ｌ；、弁を必要とする点でバイ
ポーラ方式に劣り、）くイボーラ方式のうち、ヒユーズ
溶断のものは通常のＨ’Ｕ 造フＣ１４二ヌ、 （ｒ）
他ニ、ニクロム噌を用いてヒーーメを形成づるためのプ
ロセスが増えることと、ヒユーズ溶断による１き込み後
の再短絡という信頼性上の問題を有するという欠点があ
る。
しだがって、現在ではトランジスタやダイオードを半固
足記１．（ｆ素子として用い、そのＰ Ｎ接合を短絡破
壊することにより情報の書き込みケ行外ういわゆる接合
７ｒ、＋Ｊ、 Ｐ−ＲＯＭが、）Ｉη常のバイボーシ郡
の製造プ１１セスが適用でき、特にベース開放のトラン
ジスタを配憶ＭＬ子として用い、そのエミッタ、ベース
邦２合を労ＡＳＨ塔？波九咲する方式は、ベース・コレ
クタ接合が、そのｔｉ１４ｉ２ｆド索→−７レイの分ν
；Ｉ！用ダイオードとじてイゲ用ず２）ことがで？！、
シかもコレクタ領域し」行方向に共通にできる〃め、行
ブ］向には趙１縁を必要としないという利点を４１する
／ｒ処）に、モノリンニック集積回路Ｐ−ＲＯＭとして
多く用いられているのは周知のとおりである。
足記１．（ｆ素子として用い、そのＰ Ｎ接合を短絡破
壊することにより情報の書き込みケ行外ういわゆる接合
７ｒ、＋Ｊ、 Ｐ−ＲＯＭが、）Ｉη常のバイボーシ郡
の製造プ１１セスが適用でき、特にベース開放のトラン
ジスタを配憶ＭＬ子として用い、そのエミッタ、ベース
邦２合を労ＡＳＨ塔？波九咲する方式は、ベース・コレ
クタ接合が、そのｔｉ１４ｉ２ｆド索→−７レイの分ν
；Ｉ！用ダイオードとじてイゲ用ず２）ことがで？！、
シかもコレクタ領域し」行方向に共通にできる〃め、行
ブ］向には趙１縁を必要としないという利点を４１する
／ｒ処）に、モノリンニック集積回路Ｐ−ＲＯＭとして
多く用いられているのは周知のとおりである。
第１図（ａ） 、 （ｂ）はゲ来の接合型Ｐ−ＲＯへ４
の構造を概念的に示すもので、第１［ｍ（ａ）に平面［
２１、卯、ｉ図（１））は断面図である。図中、Ｃはコ
レクタ領域、Ｂはベース領域、Ｅはエミッタ領域、ＩＩ
＋はコレクタの電極、Ｊ’ｏｎはベース・エミッタ接合
、Ｊ’ｎｃはペース書コレクタ接合、、 ＰＥ はエミ
ッタ端子、ＰＣはコレクタ端子をそれぞれ示す。情報の
引き込みはエミッタ端子ＰＥ よシＪｎＥ、 Ｊｎｃ
を経て、コレクタ端子Ｐｃ に適当な大きさの電流を流
し、ＪＢＥを降伏させ、そこに発生する熱によυ、ＪＢ
Ｂを短絡破壊することにより行なう。このときＪｎｃは
順方向であり、電圧降下は小さく、発熱も少力いので接
合は破壊されない。
の構造を概念的に示すもので、第１［ｍ（ａ）に平面［
２１、卯、ｉ図（１））は断面図である。図中、Ｃはコ
レクタ領域、Ｂはベース領域、Ｅはエミッタ領域、ＩＩ
＋はコレクタの電極、Ｊ’ｏｎはベース・エミッタ接合
、Ｊ’ｎｃはペース書コレクタ接合、、 ＰＥ はエミ
ッタ端子、ＰＣはコレクタ端子をそれぞれ示す。情報の
引き込みはエミッタ端子ＰＥ よシＪｎＥ、 Ｊｎｃ
を経て、コレクタ端子Ｐｃ に適当な大きさの電流を流
し、ＪＢＥを降伏させ、そこに発生する熱によυ、ＪＢ
Ｂを短絡破壊することにより行なう。このときＪｎｃは
順方向であり、電圧降下は小さく、発熱も少力いので接
合は破壊されない。
第２図ｄ、従来の２×２ビツトの接合型Ｐ−ＲＯＭの回
路例の結線図で、Ｑｕ 、 Ｑｌ２ 、 Ｑ２１および
Ｑ２２は記憶素子用トランジスタで、トランジスタＱ１
ｊ（１，ｊ＝１又は２）のコレクタはｊ行線Ｙｊ に
、エミッタはｉ列線Ｘｉ にそれぞれ接続されている
。
路例の結線図で、Ｑｕ 、 Ｑｌ２ 、 Ｑ２１および
Ｑ２２は記憶素子用トランジスタで、トランジスタＱ１
ｊ（１，ｊ＝１又は２）のコレクタはｊ行線Ｙｊ に
、エミッタはｉ列線Ｘｉ にそれぞれ接続されている
。
ＱｌおよびＱ２は読み出し用トランジスタ、几１および
＆ は抵抗、０１ および０２は出力端子である。エミ
ッタ接地トランジスタＱｉ（ｉ＝１又は２）のベースは
行線Ｙｉ に、コレクタは抵抗Ｒｉ を介して電源端子
Ｖｃｃに接続されている。このような回路においては、
各行線上のトランジスタはコレクタが共通のため電気的
に絶縁を必要とないことは明白である。
＆ は抵抗、０１ および０２は出力端子である。エミ
ッタ接地トランジスタＱｉ（ｉ＝１又は２）のベースは
行線Ｙｉ に、コレクタは抵抗Ｒｉ を介して電源端子
Ｖｃｃに接続されている。このような回路においては、
各行線上のトランジスタはコレクタが共通のため電気的
に絶縁を必要とないことは明白である。
しかしながら従来の上記の方式は次段を駆動するために
読み出し用のトランジスタを必要とし、したがって書き
込まれた情報を読み出すだめの入力電圧は前述のアレイ
分離用のダイオードおよび読み出し用トランジスタを同
時に導通させるに十分な大きさが要求されるだめ、例え
ば単体の水銀電池等の低電圧電源のもとで動作する様な
Ｐ−ＲＯＭを実現することは不可能であった。
読み出し用のトランジスタを必要とし、したがって書き
込まれた情報を読み出すだめの入力電圧は前述のアレイ
分離用のダイオードおよび読み出し用トランジスタを同
時に導通させるに十分な大きさが要求されるだめ、例え
ば単体の水銀電池等の低電圧電源のもとで動作する様な
Ｐ−ＲＯＭを実現することは不可能であった。
更に、前述の如く、同一行線上のトランジスタはコレク
タ領域が共通なため、同一の絶縁領域に収容できるとは
いえ、各行線間の絶縁は、不可欠のため、絶縁領域によ
るチップ面積の増大は避けられないものであった。
タ領域が共通なため、同一の絶縁領域に収容できるとは
いえ、各行線間の絶縁は、不可欠のため、絶縁領域によ
るチップ面積の増大は避けられないものであった。
本発明の目的は従来の方式における上記の如き欠点を解
消し、低電圧動作が可能で、構成素子数が少なく、かつ
記憶素子間の絶縁分離が不要のため、極めて集積度が、
高くできるＰ−ＲＯＭを提供することである。
消し、低電圧動作が可能で、構成素子数が少なく、かつ
記憶素子間の絶縁分離が不要のため、極めて集積度が、
高くできるＰ−ＲＯＭを提供することである。
本発明の特徴は、ベース開放のトランジスタを半固定記
憶素子とするプログラマグルモノリシック集積回路にお
いて、前記トランジスタのベース領域中に複数個のコレ
クタ領域を有し、この複数個のコレクタ領域のうちの１
つに係わるペース拳コレクク接合を短絡破壊することに
より情報のかきこみを行ない、前記の複数個のコレクタ
領域の残りと、前記のベース領域と、前記のベース領域
をとり囲む領域を共通エミッタとし、これらにより、ト
ランジスタ動作をする構造を少なくとも１つ有するプロ
グラマグルモノリシック集積回路方式にある。
憶素子とするプログラマグルモノリシック集積回路にお
いて、前記トランジスタのベース領域中に複数個のコレ
クタ領域を有し、この複数個のコレクタ領域のうちの１
つに係わるペース拳コレクク接合を短絡破壊することに
より情報のかきこみを行ない、前記の複数個のコレクタ
領域の残りと、前記のベース領域と、前記のベース領域
をとり囲む領域を共通エミッタとし、これらにより、ト
ランジスタ動作をする構造を少なくとも１つ有するプロ
グラマグルモノリシック集積回路方式にある。
第３図（ａ） 、 （ｂ）は本発明によるＰ−４０Ｍの
構造例を概念的に示すもので、第３図（ａ）は平面図、
第３図（ｂ）は断面図である。図中、Ｃ１は第１のコレ
クタ、Ｃ２は第２のコレクタ、ＪＢＣｌは第１のベース
・コＬ／ りｐ 接合、Ｊｎｃｚ Ｉｄ 第２のベース
・コレクタ接合、ＰＣｌは第１のコンクタグ１１子、、
ＰＣ２は第２のコレクタ端子を示し １）Ｅ は共通
エミッタ免１子を示している。又、各素子間には、相互
干渉を防ぐだめにｎ＋層が設けられている。
構造例を概念的に示すもので、第３図（ａ）は平面図、
第３図（ｂ）は断面図である。図中、Ｃ１は第１のコレ
クタ、Ｃ２は第２のコレクタ、ＪＢＣｌは第１のベース
・コＬ／ りｐ 接合、Ｊｎｃｚ Ｉｄ 第２のベース
・コレクタ接合、ＰＣｌは第１のコンクタグ１１子、、
ＰＣ２は第２のコレクタ端子を示し １）Ｅ は共通
エミッタ免１子を示している。又、各素子間には、相互
干渉を防ぐだめにｎ＋層が設けられている。
第１図の（ｂ）と比較して明らかな様に、前者のエミッ
タが徒者のコレクタに、前者のコレクタが後者のエミッ
タとして使用され、いわゆるＩＬ素子の構造をしている
ことがわかる。記憶素子は全てエミッタが共通のため特
別な絶紅分離は不要である。
タが徒者のコレクタに、前者のコレクタが後者のエミッ
タとして使用され、いわゆるＩＬ素子の構造をしている
ことがわかる。記憶素子は全てエミッタが共通のため特
別な絶紅分離は不要である。
以下これらの図によυ、本発明の肝、ｆｆ１１を述べる
。
。
本発明の特徴は第３図（ａ）、申）に示す如く、配憶素
子用のトランジスタのペース領域Ｂ内に、情報の省き込
み用コレクタ領域Ｃ１とけ別に、更に他のコレクタ領域
Ｃ２を設けたことである。情報の書き込みは第１のコレ
クタ端子Ｃ１より第２のコレクタ端子Ｃ２に、Ｍ５流を
流し、ＪＴＩＣＩ を短絡破壊することによ）行なう
。智き込みが行なわれた記憶素子は、従来の方式では単
にＪＢｃがダイオードとしてのみ動作するのに相違し、
本発明においテｉＪ：、ｉ２のコレクタ領域Ｃ２がちる
ことによシ、ＰＥ、ＰＣＩ、ＰＣ２のそれぞれがエミッ
タ、ベースおよびコレクタ端子となる様な逆方向動作ト
ランジスタが存在する。したがって入力信号によりこれ
が導通すれは、その電流増幅作用により、次段を駆動す
るに十分な電流を流すことができる。このことは、個々
の記憶素子がそれぞれ読み出し用のトランジスタとして
動作することを意味し、もはや余分の読み出し用のトラ
ンジスタは不要となる。
子用のトランジスタのペース領域Ｂ内に、情報の省き込
み用コレクタ領域Ｃ１とけ別に、更に他のコレクタ領域
Ｃ２を設けたことである。情報の書き込みは第１のコレ
クタ端子Ｃ１より第２のコレクタ端子Ｃ２に、Ｍ５流を
流し、ＪＴＩＣＩ を短絡破壊することによ）行なう
。智き込みが行なわれた記憶素子は、従来の方式では単
にＪＢｃがダイオードとしてのみ動作するのに相違し、
本発明においテｉＪ：、ｉ２のコレクタ領域Ｃ２がちる
ことによシ、ＰＥ、ＰＣＩ、ＰＣ２のそれぞれがエミッ
タ、ベースおよびコレクタ端子となる様な逆方向動作ト
ランジスタが存在する。したがって入力信号によりこれ
が導通すれは、その電流増幅作用により、次段を駆動す
るに十分な電流を流すことができる。このことは、個々
の記憶素子がそれぞれ読み出し用のトランジスタとして
動作することを意味し、もはや余分の読み出し用のトラ
ンジスタは不要となる。
以上のことより明らかな様に、本発明においては情報の
読み出しのだめに必要とされる入力重圧は単に、トラン
ジスタ１ケを導通させるだけの大きさで良く、前述の如
き低い電源雷、圧のもとでも十分動作が可能である。
読み出しのだめに必要とされる入力重圧は単に、トラン
ジスタ１ケを導通させるだけの大きさで良く、前述の如
き低い電源雷、圧のもとでも十分動作が可能である。
一方、情報の引き込みのない記憶素子については、従来
の方式と同様に、入力■、圧がコレクタ・ベース接合Ｊ
ｐｃ１ の逆方向耐圧を越えない限わ、読み出し用ト
ランジスタは導通しない。
の方式と同様に、入力■、圧がコレクタ・ベース接合Ｊ
ｐｃ１ の逆方向耐圧を越えない限わ、読み出し用ト
ランジスタは導通しない。
第４図は本発明の実施例である２×２ビツトのＦ ＲＯ
Ｍの回路結線図を示す。Ｑｌｌ 、Ｑ１２ 、Ｑ２１お
よびＱ′２２は２つのコレクタを有する記憶素子用トラ
ンジスタで、トランジスタＱ’＋ Ｊ （’ ｌ Ｊ
＝”又は２）のコレクタはｊ行線Ｙｊ に、エミッタの
１つはｉ列線Ｘｊは出力憩を兼ねている。１つの入力端
子に適当な大きさの入力信号が印加されると、それに接
続されている記憶素子のうち、９１き込みの行なわれて
いるトランジスタが導通し、そのコレクタ端子に接続さ
れている出力端子は低レベルになる。一方、功゛き込み
の行なわれていないトランジスタは導通しンｉいで、そ
れに接献されている出力端子は高レベルのまま保留され
る。
Ｍの回路結線図を示す。Ｑｌｌ 、Ｑ１２ 、Ｑ２１お
よびＱ′２２は２つのコレクタを有する記憶素子用トラ
ンジスタで、トランジスタＱ’＋ Ｊ （’ ｌ Ｊ
＝”又は２）のコレクタはｊ行線Ｙｊ に、エミッタの
１つはｉ列線Ｘｊは出力憩を兼ねている。１つの入力端
子に適当な大きさの入力信号が印加されると、それに接
続されている記憶素子のうち、９１き込みの行なわれて
いるトランジスタが導通し、そのコレクタ端子に接続さ
れている出力端子は低レベルになる。一方、功゛き込み
の行なわれていないトランジスタは導通しンｉいで、そ
れに接献されている出力端子は高レベルのまま保留され
る。
以上、本発明はその１つの実施例につき説明されたが、
それは甲なる例示的なものであり、ここで説明された実
施例によってのみ前記した本願ｌＶｒ許請求の帥、囲が
限定されるものでないことは勿論である。
それは甲なる例示的なものであり、ここで説明された実
施例によってのみ前記した本願ｌＶｒ許請求の帥、囲が
限定されるものでないことは勿論である。
第１図（ａ） 、 （ｂ）は、従来の接合型Ｐ−ＲＯｈ
ｉ ノ１４造を概念的に示すもので第１図（ａ）ｌｌｊ
、平角１し１、第１１１９１（ｂ）は断面図である。第
２図は、従来の２×２ビツトの接合壓Ｐ−ＲＯＭの回路
の肥線図、第３図（３）。 （ｂ）は、本発明にょるＰ−ＲＯＭの構造例を概念的に
示すもので第３図（ａ）は平面図、第３図（ｂ）は断面
図でわる。第４図は、本発明の実施例である２×２ビツ
トのＰ−ＲＯＭ回路結線図である。 これらの図において、】弓・・・・・・エミッタ領域、
■）・・・・・・ベース領域、Ｃ・・・・・・コレクタ
領域、ｎ４：・・・・・コレクタ又はエミッタ電極、Ｊ
ｎｚ・・・・・・ベース・エミッタ接合、ＪＢＣ・・・
・・・ベース・コレクタ接合、ＰＣ・・・・・・コレク
タ端子、ＰＢ ・・・・・・エミッタ端子、添数字は、
第１と第２の別を示す。 Ｘｉ 、Ｘ２− ・＝ 列１Ｍ１ｌ、Ｙｌ、Ｙ２−・−
・＝行線、Ｑ ｏ 、 Ｑ２１ 。 Ｑ１２ 、 Ｑ２２ 、 Ｑ’ｌｌ、 Ｑ’２１ 、
Ｑ’１２ 、 Ｑ２２・・・・・・記憶素子用トランジ
スタ、ｌｈ、Ｒｚ・・・・・・抵抗、０１，０２・・・
・・・出力端子である。 葦アＩ 凹 （旧 芋３ 図（Ｑ、） ＜ｂ＞
ｉ ノ１４造を概念的に示すもので第１図（ａ）ｌｌｊ
、平角１し１、第１１１９１（ｂ）は断面図である。第
２図は、従来の２×２ビツトの接合壓Ｐ−ＲＯＭの回路
の肥線図、第３図（３）。 （ｂ）は、本発明にょるＰ−ＲＯＭの構造例を概念的に
示すもので第３図（ａ）は平面図、第３図（ｂ）は断面
図でわる。第４図は、本発明の実施例である２×２ビツ
トのＰ−ＲＯＭ回路結線図である。 これらの図において、】弓・・・・・・エミッタ領域、
■）・・・・・・ベース領域、Ｃ・・・・・・コレクタ
領域、ｎ４：・・・・・コレクタ又はエミッタ電極、Ｊ
ｎｚ・・・・・・ベース・エミッタ接合、ＪＢＣ・・・
・・・ベース・コレクタ接合、ＰＣ・・・・・・コレク
タ端子、ＰＢ ・・・・・・エミッタ端子、添数字は、
第１と第２の別を示す。 Ｘｉ 、Ｘ２− ・＝ 列１Ｍ１ｌ、Ｙｌ、Ｙ２−・−
・＝行線、Ｑ ｏ 、 Ｑ２１ 。 Ｑ１２ 、 Ｑ２２ 、 Ｑ’ｌｌ、 Ｑ’２１ 、
Ｑ’１２ 、 Ｑ２２・・・・・・記憶素子用トランジ
スタ、ｌｈ、Ｒｚ・・・・・・抵抗、０１，０２・・・
・・・出力端子である。 葦アＩ 凹 （旧 芋３ 図（Ｑ、） ＜ｂ＞
Claims (1)
- ベース開放のトランジスタを半固定記憶素子とするプロ
グラマブルモノリシノク集積回路において、前記トラン
ジスタのベース領域中に複数個の＝！レクタ領域を有し
、この複数個のコレクタ領域のうちの１つに係わるベー
ス・コレクタ接合を短絡破壊することによシ↑７７報の
かきこみを行ない、前記の複数侶１のコレクタ領域のダ
２りと、前記のベース領域と、前記のベース領域をとυ
囲む領域を共通エミッタとし、これらによシトランジス
タ動作をするイ：；〜造を少なくとも１つ有することを
ｉ’、’、ｌｒ 徴とするプログラマプルモノリシノク
ブ■丘回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140257A JPS5929450A (ja) | 1982-08-12 | 1982-08-12 | プログラマブルモノリシツク集積回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140257A JPS5929450A (ja) | 1982-08-12 | 1982-08-12 | プログラマブルモノリシツク集積回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5929450A true JPS5929450A (ja) | 1984-02-16 |
Family
ID=15264572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140257A Pending JPS5929450A (ja) | 1982-08-12 | 1982-08-12 | プログラマブルモノリシツク集積回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126204A (ja) * | 1984-11-21 | 1986-06-13 | 建設省関東地方建設局長 | 橋梁メンテナンス装置 |
| JPS61130505A (ja) * | 1984-11-28 | 1986-06-18 | 建設省関東地方建設局長 | 橋梁補修用作業台車 |
-
1982
- 1982-08-12 JP JP57140257A patent/JPS5929450A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126204A (ja) * | 1984-11-21 | 1986-06-13 | 建設省関東地方建設局長 | 橋梁メンテナンス装置 |
| JPS61130505A (ja) * | 1984-11-28 | 1986-06-18 | 建設省関東地方建設局長 | 橋梁補修用作業台車 |
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