JPS6138558B2 - - Google Patents
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- Publication number
- JPS6138558B2 JPS6138558B2 JP14618278A JP14618278A JPS6138558B2 JP S6138558 B2 JPS6138558 B2 JP S6138558B2 JP 14618278 A JP14618278 A JP 14618278A JP 14618278 A JP14618278 A JP 14618278A JP S6138558 B2 JPS6138558 B2 JP S6138558B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- current
- rom
- circuit
- writing
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910001120 nichrome Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はモノリシツク集積回路に関するもので
ある。
ある。
最近各種のプログラマブルリードオンリーメモ
リ（以下Ｐ―ROMと略称する）の方式が開発さ
れている。この中でトランジスタをベース・エミ
ツタ間ジヤンクシヨン焼付（短絡）の有無により
各々１，０の記憶素子として使う所謂ジヤンクシ
ヨン式Ｐ―ROMは、通常のヒユーズ式における
ニクロム等の形式を要せず通常のバイポーラプロ
セスを適用できる点で注目されている。特に、ベ
ース開放のトランジスタを記憶素子として用いる
方式は、ベース・コレクタ間ダイオードが、その
まま、記憶素子アレイのデカツプル用ダイオード
として使え、且つコレクタは行方向に共通に出来
るので、行方向には絶縁を要しない。
リ（以下Ｐ―ROMと略称する）の方式が開発さ
れている。この中でトランジスタをベース・エミ
ツタ間ジヤンクシヨン焼付（短絡）の有無により
各々１，０の記憶素子として使う所謂ジヤンクシ
ヨン式Ｐ―ROMは、通常のヒユーズ式における
ニクロム等の形式を要せず通常のバイポーラプロ
セスを適用できる点で注目されている。特に、ベ
ース開放のトランジスタを記憶素子として用いる
方式は、ベース・コレクタ間ダイオードが、その
まま、記憶素子アレイのデカツプル用ダイオード
として使え、且つコレクタは行方向に共通に出来
るので、行方向には絶縁を要しない。
ところで、一般のLSIと同様にＰ―ROMも大容
量化を進めるにつれ、従来の技術を適用するだけ
では、チツプサイズは大きくなり、且つスピード
も遅くなるばかりであることから、素子当りの単
位面積縮小及び配線幅縮小等の新プロセス導入は
不可欠であり、この導入により、大容量かつ高ス
ピードのＰ―ROMを提供することができる。
量化を進めるにつれ、従来の技術を適用するだけ
では、チツプサイズは大きくなり、且つスピード
も遅くなるばかりであることから、素子当りの単
位面積縮小及び配線幅縮小等の新プロセス導入は
不可欠であり、この導入により、大容量かつ高ス
ピードのＰ―ROMを提供することができる。
さて、上述のジヤンクシヨン式Ｐ―ROMで
は、書き込みのメカニズムは次のように考えられ
る。すなわち選択的に各素子毎に、エミツタ・コ
レクタ間に正電位を生ずるようベース・エミツタ
間ブレークダウンにより、一定の大電流（例え
ば、200mA）を一定時間流し込み、その発熱に
よる局部的温度上昇によるエミツタ側のコンタク
ト金属（アルミニウム）のスパイク形成によりエ
ミツタ・ジヤンクシヨンを短絡させることにより
行なわれる。
は、書き込みのメカニズムは次のように考えられ
る。すなわち選択的に各素子毎に、エミツタ・コ
レクタ間に正電位を生ずるようベース・エミツタ
間ブレークダウンにより、一定の大電流（例え
ば、200mA）を一定時間流し込み、その発熱に
よる局部的温度上昇によるエミツタ側のコンタク
ト金属（アルミニウム）のスパイク形成によりエ
ミツタ・ジヤンクシヨンを短絡させることにより
行なわれる。
そこで記憶素子に対しても上述のような素子面
積の小さい新プロセスを導入した場合、書き込み
に必要な電流を従来より減らすことが出来る
（例：100mA）という事実がある。のみならずか
かる小さい面積の記憶素子を従来と同じ大電流
（例：200mA）で書き込むことはコレクタ・ジヤ
ンクシヨンが従来よりもエミツタ・ジヤンクシヨ
ンの極く近傍にあるためその耐圧を害しやすい。
又、書き込み電流を減らすならば、この電流を扱
う行、列のドライバ回路の素子面積を減らせるの
で一層好都合である。しかしながら書き込み電流
を変更する（小さくする）ためにＰ―ROM書き
込み装置自身の仕様までを変更することは従来の
特性の部品との互換性が失われるので好ましくな
いことである。
積の小さい新プロセスを導入した場合、書き込み
に必要な電流を従来より減らすことが出来る
（例：100mA）という事実がある。のみならずか
かる小さい面積の記憶素子を従来と同じ大電流
（例：200mA）で書き込むことはコレクタ・ジヤ
ンクシヨンが従来よりもエミツタ・ジヤンクシヨ
ンの極く近傍にあるためその耐圧を害しやすい。
又、書き込み電流を減らすならば、この電流を扱
う行、列のドライバ回路の素子面積を減らせるの
で一層好都合である。しかしながら書き込み電流
を変更する（小さくする）ためにＰ―ROM書き
込み装置自身の仕様までを変更することは従来の
特性の部品との互換性が失われるので好ましくな
いことである。
本発明の目的は書き込み電流に互換性を付与し
た集積回路を提供することにある。
た集積回路を提供することにある。
本発明による集積回路は書き込み電流の一部を
バイパスする為のバイパス回路をモノリシツク集
積回路内部に設けることにより、書き込み電流が
従来仕様の書き込み装置をそのまま使つて記憶素
子には所望の小さい書き込み電流を流すようにし
たことを特徴とする。
バイパスする為のバイパス回路をモノリシツク集
積回路内部に設けることにより、書き込み電流が
従来仕様の書き込み装置をそのまま使つて記憶素
子には所望の小さい書き込み電流を流すようにし
たことを特徴とする。
以下、図面を参照して本発明について説明す
る。まず、書き込み専用の端子を持つＰ―ROM
の書き込み回路の一例を示す。
る。まず、書き込み専用の端子を持つＰ―ROM
の書き込み回路の一例を示す。
第１図を参照すると、Z1，…Zmは書き込み用
列駆動回路、ベース開放のトランジスタQx1y1…
Qx1ym…Qxny1…Qxnymは（mxn）個のメモリ
セル、X1…Xnは行線、Y1…Ymは列線をそれぞれ
示している。ここで、例えば、トランジスタ
Qx1y1が選択されたとすると、書き込み専用端子
１より、従来の書き込み装置の仕様の大電流を流
すと、書き込み用駆動回路Ｚを導通させ、トラン
ジスタQx1y1に大電流が流れ込み書き込みが行な
われるがこの際上述したようにコレクタジヤンク
シヨンの破壊もしくは耐圧の低下がもたされる。
列駆動回路、ベース開放のトランジスタQx1y1…
Qx1ym…Qxny1…Qxnymは（mxn）個のメモリ
セル、X1…Xnは行線、Y1…Ymは列線をそれぞれ
示している。ここで、例えば、トランジスタ
Qx1y1が選択されたとすると、書き込み専用端子
１より、従来の書き込み装置の仕様の大電流を流
すと、書き込み用駆動回路Ｚを導通させ、トラン
ジスタQx1y1に大電流が流れ込み書き込みが行な
われるがこの際上述したようにコレクタジヤンク
シヨンの破壊もしくは耐圧の低下がもたされる。
つぎに、本発明の一実施例を第２図を参照して
示す。書き込み回路Z1〜Zmは第１図と同じであ
り本発明で新規に内部にバイパス回路２つまり定
電流源２を設けている。書き込み専用端子１より
大電流を流し込むと最初大電流の一部が定電流源
２に流れ込み、大電流から定電流源に流れ込む大
電流を差し引いた電流つまり小電流が、第１図の
例を取ると、書き込み用駆動回路Z1を導通させ、
選択されたメモリセルQx1y1に流れ込み、小電流
でその書き込みが行なわれる。従つて定電流源を
バイパス回路として内部に設けることにより、新
プロセスの導入により、単位面積当りの小さくな
つたメモリセルを書き込む際、Ｐ―ROM書き込
み装置の仕様のままの大電流で書き込むと、コレ
クタ・ジヤンクシヨンが極く近傍にあるため、そ
の耐圧を害しやすいという問題はなくなり、書き
込み専用端子を持つＰ―ROMにおいて、単位当
りの小さくなつたメモリセルの書き込むに必要な
小電流をメモリセルに流し込むことが出来る。
示す。書き込み回路Z1〜Zmは第１図と同じであ
り本発明で新規に内部にバイパス回路２つまり定
電流源２を設けている。書き込み専用端子１より
大電流を流し込むと最初大電流の一部が定電流源
２に流れ込み、大電流から定電流源に流れ込む大
電流を差し引いた電流つまり小電流が、第１図の
例を取ると、書き込み用駆動回路Z1を導通させ、
選択されたメモリセルQx1y1に流れ込み、小電流
でその書き込みが行なわれる。従つて定電流源を
バイパス回路として内部に設けることにより、新
プロセスの導入により、単位面積当りの小さくな
つたメモリセルを書き込む際、Ｐ―ROM書き込
み装置の仕様のままの大電流で書き込むと、コレ
クタ・ジヤンクシヨンが極く近傍にあるため、そ
の耐圧を害しやすいという問題はなくなり、書き
込み専用端子を持つＰ―ROMにおいて、単位当
りの小さくなつたメモリセルの書き込むに必要な
小電流をメモリセルに流し込むことが出来る。
つぎに、書き込み専用端子を出力端子と共用し
使用するＰ―ROMにおいて、本発明の具体例を
示す。
使用するＰ―ROMにおいて、本発明の具体例を
示す。
第３図を参照すると、トランジスタQ9とQ10で
構成する書き込み用列駆動回路つまりPNPN路の
ゲインは、トランジスタQ5とQ6、トランジスタ
Q7とQ8で構成するPNPN回路のゲインより大きく
し、出力端子共用の書き込み端子３より、Ｐ―
ROM書き込み装置の仕様のままの大電流を流し
込むと、バイパス回路２のトランジスタQ9とQ10
で構成するPNPN回路のゲインが、トランジスタ
Q5とQ6及びQ7とQ8で構成するPNPN回路のゲイ
ンより大きい為、最切、大電流の一部は、トラン
ジスタQ0とQ10で構成するPNPN路を導通させ、
パワートランジスタQ11に流れ込む。例えば、ゲ
ート４，６，７を高（High）レベル、ゲート
５，８，９を底（Low）レベルとし、メモリセル
Q1を選択した場合を考えると、大電流からバイ
パス回路２のトランジスタQ11に流れ込む電流を
差し引いた電流つまり小電流が、トランジスタ
Q5とQ6で構成するPNPN回路を導通させ、選択さ
れたメモリセルQx1y1に流れ込み、導通している
トランジスタQ12に流れ込むことになる。従つ
て、新プロセスの導入により単位当りの面積の小
さくなつたメモリセルを書き込む際、従来のＰ―
ROM書き込み装置の仕様のままの大電流で書き
込むと、コレクタ・ジヤンクシヨンが極く近傍に
あるため、その耐圧を害しやすいという問題もな
くなり、書き込み端子を出力端子と共用するＰ―
ROMにおいて、単位当りの面積の小さくなつた
メモリセルを書き込むに必要な小電流をメモリセ
ルに流し込むことが出来る。
構成する書き込み用列駆動回路つまりPNPN路の
ゲインは、トランジスタQ5とQ6、トランジスタ
Q7とQ8で構成するPNPN回路のゲインより大きく
し、出力端子共用の書き込み端子３より、Ｐ―
ROM書き込み装置の仕様のままの大電流を流し
込むと、バイパス回路２のトランジスタQ9とQ10
で構成するPNPN回路のゲインが、トランジスタ
Q5とQ6及びQ7とQ8で構成するPNPN回路のゲイ
ンより大きい為、最切、大電流の一部は、トラン
ジスタQ0とQ10で構成するPNPN路を導通させ、
パワートランジスタQ11に流れ込む。例えば、ゲ
ート４，６，７を高（High）レベル、ゲート
５，８，９を底（Low）レベルとし、メモリセル
Q1を選択した場合を考えると、大電流からバイ
パス回路２のトランジスタQ11に流れ込む電流を
差し引いた電流つまり小電流が、トランジスタ
Q5とQ6で構成するPNPN回路を導通させ、選択さ
れたメモリセルQx1y1に流れ込み、導通している
トランジスタQ12に流れ込むことになる。従つ
て、新プロセスの導入により単位当りの面積の小
さくなつたメモリセルを書き込む際、従来のＰ―
ROM書き込み装置の仕様のままの大電流で書き
込むと、コレクタ・ジヤンクシヨンが極く近傍に
あるため、その耐圧を害しやすいという問題もな
くなり、書き込み端子を出力端子と共用するＰ―
ROMにおいて、単位当りの面積の小さくなつた
メモリセルを書き込むに必要な小電流をメモリセ
ルに流し込むことが出来る。
以上説明した様に、本発明は、新プロセス化の
導入によりトランジスタ１個当りの面積縮小及び
配線縮小をなされたＰ―ROMにおいて書き込み
端子より流し込む大電流の一部をバイパスする為
のバイパス回路を設け、メモリセルの書き込み電
流を小電流で行なうことが出来、且つＰ―ROM
書き込み装置の仕様を変更することなく大容量、
高スピードのＰ―ROMを提供することが出来、
本発明の効果は甚大である。なお、ヒユーズ式Ｐ
―ROMにおいても同様に本発明のバイパス回路
を内部に設けることにより、書き込み電流の一部
をバイパスし、メモリセルの書き込みを小電流で
行なえることが出来ヒユーズ式及びジヤンクシヨ
ン式Ｐ―ROMにも本発明は適用でき効果は甚大
である。
導入によりトランジスタ１個当りの面積縮小及び
配線縮小をなされたＰ―ROMにおいて書き込み
端子より流し込む大電流の一部をバイパスする為
のバイパス回路を設け、メモリセルの書き込み電
流を小電流で行なうことが出来、且つＰ―ROM
書き込み装置の仕様を変更することなく大容量、
高スピードのＰ―ROMを提供することが出来、
本発明の効果は甚大である。なお、ヒユーズ式Ｐ
―ROMにおいても同様に本発明のバイパス回路
を内部に設けることにより、書き込み電流の一部
をバイパスし、メモリセルの書き込みを小電流で
行なえることが出来ヒユーズ式及びジヤンクシヨ
ン式Ｐ―ROMにも本発明は適用でき効果は甚大
である。
第１図は、書き込み端子を専用に持つた従来の
Ｐ―ROMを示す回路図、第２図は、本発明の一
実施例によるＰ―ROMを示す回路図、第３図
は、上記実施例の一具体例を示す回路図である。 Z1〜Zm…書き込み回路、１，１１…書き込み
端子、２…バイパス回路、Q5〜Q12…トランジス
タ、Qx1y1〜Qxnym…メモリセル、D1〜D4…ダ
イオド。
Ｐ―ROMを示す回路図、第２図は、本発明の一
実施例によるＰ―ROMを示す回路図、第３図
は、上記実施例の一具体例を示す回路図である。 Z1〜Zm…書き込み回路、１，１１…書き込み
端子、２…バイパス回路、Q5〜Q12…トランジス
タ、Qx1y1〜Qxnym…メモリセル、D1〜D4…ダ
イオド。
Claims (1)
- 【特許請求の範囲】 １ 電気的に書き込み可能な固定記憶素子とその
プログラム回路を含む集積回路に於て、該固定記
憶素子へ流し込みむ書き込み電流の一部のみをバ
イパスして該固定素子に流れる電流量を減少させ
るバイパス回路を設けたことを特徴とするプログ
ラマブル・モノリシツク集積回路。 ２ 上記固定記憶素子はベース開放のバイポーラ
トランジスタによつて構成されていることを特徴
とする特許請求の範囲第１項に記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14618278A JPS5573991A (en) | 1978-11-27 | 1978-11-27 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14618278A JPS5573991A (en) | 1978-11-27 | 1978-11-27 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5573991A JPS5573991A (en) | 1980-06-04 |
| JPS6138558B2 true JPS6138558B2 (ja) | 1986-08-29 |
Family
ID=15401982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14618278A Granted JPS5573991A (en) | 1978-11-27 | 1978-11-27 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5573991A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647994A (en) * | 1979-09-25 | 1981-04-30 | Nec Corp | Programmable monolithic integrated circuit |
| JPS6070597A (ja) * | 1983-09-28 | 1985-04-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH01146198A (ja) * | 1987-12-02 | 1989-06-08 | Fujitsu Ltd | プログラマブル・リード・オンリ・メモリ装置 |
-
1978
- 1978-11-27 JP JP14618278A patent/JPS5573991A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5573991A (en) | 1980-06-04 |
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