JPS6348691A - 磁気バブルメモリ素子 - Google Patents
磁気バブルメモリ素子Info
- Publication number
- JPS6348691A JPS6348691A JP61192154A JP19215486A JPS6348691A JP S6348691 A JPS6348691 A JP S6348691A JP 61192154 A JP61192154 A JP 61192154A JP 19215486 A JP19215486 A JP 19215486A JP S6348691 A JPS6348691 A JP S6348691A
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- JP
- Japan
- Prior art keywords
- memory
- block
- memory block
- minor
- belonging
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
磁気バブルメモリ素子であって、複数個のメモリブロッ
クを有し、各メモリブロックを制御する読み出し、書き
込み各ゲートを各ブロック毎に独立に動作させることに
より、各ブロンクに共通の１つの検出器でメモリ情報を
読みとることができ、検出器の数を増やさずにアクセス
時間の短縮を可能とする。
クを有し、各メモリブロックを制御する読み出し、書き
込み各ゲートを各ブロック毎に独立に動作させることに
より、各ブロンクに共通の１つの検出器でメモリ情報を
読みとることができ、検出器の数を増やさずにアクセス
時間の短縮を可能とする。
本発明は電子計算装置等の記憶装置に用いられる磁気バ
ブルメモリ素子に関するものである。
ブルメモリ素子に関するものである。
磁気バブルメモリ素子は、例えばガドリニウム。
ガリウム・ガーネット単結晶等の非磁性基板の上に液相
エピタキシャル成長法により磁性ガーネットの薄膜を形
成し、その上にパーマロイ等の軟磁性薄膜を用いたハー
フディスク型又は非対称シェブロン型等のパターンを行
列させたバブル転送路を形成したものであり、バブル転
送路より情報に従って発生させたバブルを転送路に導き
、そのパターンにバブルがある場合を“１”、ない場合
を“０”として情報を記憶するようになっている。
エピタキシャル成長法により磁性ガーネットの薄膜を形
成し、その上にパーマロイ等の軟磁性薄膜を用いたハー
フディスク型又は非対称シェブロン型等のパターンを行
列させたバブル転送路を形成したものであり、バブル転
送路より情報に従って発生させたバブルを転送路に導き
、そのパターンにバブルがある場合を“１”、ない場合
を“０”として情報を記憶するようになっている。
磁気バブルメモリ素子は、情報を格納する多数のマイナ
ーループとそのマイナーループに情報を書き込み及び読
み出しを行なうメジャラインを備えたメジャマイナー構
成が一般的であり、第２図は１素子上に２つのメジャマ
イナー構成のブロックを存する偶数・奇数方式の磁気バ
ブルメモリ素子を示す図である。同図においてＡは奇数
ブロック、Ｂは偶数ブロックであり、Ｇ、Ｇ、はバブル
発生器、Ｓ、、Ｓ２は書き込み用ゲート、ＲＩ 。
ーループとそのマイナーループに情報を書き込み及び読
み出しを行なうメジャラインを備えたメジャマイナー構
成が一般的であり、第２図は１素子上に２つのメジャマ
イナー構成のブロックを存する偶数・奇数方式の磁気バ
ブルメモリ素子を示す図である。同図においてＡは奇数
ブロック、Ｂは偶数ブロックであり、Ｇ、Ｇ、はバブル
発生器、Ｓ、、Ｓ２は書き込み用ゲート、ＲＩ 。
Ｒ２は読み出し用ゲート、１−１〜１□はマイナールー
プ、２．２′は書き込み用メジャーライン、３．３′は
読み出し用メジャーライン、ＤはＡ。
プ、２．２′は書き込み用メジャーライン、３．３′は
読み出し用メジャーライン、ＤはＡ。
Ｂブロック共通に使用する検出器である。そして各マイ
ナーループ１−Ｉ〜１□＋１’−１〜１′−７は各メジ
ャーライン２．２’、３．３’に２ビツトおきに接続さ
れており、Ａブロックのバブル発生器Ｇ１からマイナー
ループ１−、、の先頭までの書き込み用メジャーライン
２のビット長をｎ１マイナーループの先頭１．□Ｉから
検出器りまでの読み出し用メジャーライン３のビット長
をｍとしたとき、Ｂブロックのそれはｎ＋１．ｍ−１と
してＡ、Ｂブロックには駆動磁界の２周期に１回の書き
込み又は続出しが行なわれるのを利用して、Ａ、Ｂブロ
ックを交互に書き込み又は読み出しを行なうことができ
るようにしている。
ナーループ１−Ｉ〜１□＋１’−１〜１′−７は各メジ
ャーライン２．２’、３．３’に２ビツトおきに接続さ
れており、Ａブロックのバブル発生器Ｇ１からマイナー
ループ１−、、の先頭までの書き込み用メジャーライン
２のビット長をｎ１マイナーループの先頭１．□Ｉから
検出器りまでの読み出し用メジャーライン３のビット長
をｍとしたとき、Ｂブロックのそれはｎ＋１．ｍ−１と
してＡ、Ｂブロックには駆動磁界の２周期に１回の書き
込み又は続出しが行なわれるのを利用して、Ａ、Ｂブロ
ックを交互に書き込み又は読み出しを行なうことができ
るようにしている。
このような磁気バブルメモリ素子は、年々高密度、大容
量化され、それに伴ってアクセス時間も増大する傾向に
ある。そのため駆動周波数を上げたり、メモリブロック
を分割し、並列駆動することが考えられている。
量化され、それに伴ってアクセス時間も増大する傾向に
ある。そのため駆動周波数を上げたり、メモリブロック
を分割し、並列駆動することが考えられている。
しかし駆動周波数の上昇はコイルの駆動電圧、及び動作
マージンの観点から限度があり、高々３００ＫＨｚまで
と考えられる。またメモリブロックの分割化も端子数が
極端に増大するためあまり好ましくない。また検出器を
チップ横方向に配列する（第３回参照）ためサイズ的に
限界がある等の問題がある。
マージンの観点から限度があり、高々３００ＫＨｚまで
と考えられる。またメモリブロックの分割化も端子数が
極端に増大するためあまり好ましくない。また検出器を
チップ横方向に配列する（第３回参照）ためサイズ的に
限界がある等の問題がある。
本発明はこのような点に鑑みて創作されたもので、アク
セスタイムを短縮することができる磁気バブルメモリ素
子を提供することを目的としている。
セスタイムを短縮することができる磁気バブルメモリ素
子を提供することを目的としている。
このため本発明においては、間口方向にページ長、深さ
方向にアドレスの概念をもつメジャーマイナー方式の磁
気バブルメモリ素子において、■つの検出器りに属する
メモリブロックＡ、Ｂをｎ個とし、それぞれのメモリブ
ロックＡ、Ｂに独立の書き込み用ゲー１’Ｓ１．Ｓ２及
び読み出し用ゲ）ＲＩ 、Ｒｚを設け、かつそれぞれ
のメモリブロックＡ、Ｂに属するバブル発生器Ｃ，，Ｃ
Ｚから対応する書き込み用ゲートＳ＋ 、Ｓｚの先頭
ループまでのビット数Ｓと、それぞれの読み出し用ゲー
トＲ，，Ｒ２の先頭ループから共通に使用する検出器り
までのビット数Ｒを各メモリブロックＡ、Ｂすべてにお
いて共通の数とし、またｎ個のメモリブロックＡ、Ｂは
共通のループ番号をもち、各メモリブロックＡ、Ｂの同
じ番号に属するマイナーループは全体で１つのマイナー
ループを概念上は構成しており、それをｎ分割したとみ
なし、アクセスすべきアドレスに応じて駆動すべきメモ
リブロックを予め選択し、特定のメモリブロックに属す
るゲートのみを駆動することにより、アクセスタイムを
（既略１／ｎとすることを特徴としている。
方向にアドレスの概念をもつメジャーマイナー方式の磁
気バブルメモリ素子において、■つの検出器りに属する
メモリブロックＡ、Ｂをｎ個とし、それぞれのメモリブ
ロックＡ、Ｂに独立の書き込み用ゲー１’Ｓ１．Ｓ２及
び読み出し用ゲ）ＲＩ 、Ｒｚを設け、かつそれぞれ
のメモリブロックＡ、Ｂに属するバブル発生器Ｃ，，Ｃ
Ｚから対応する書き込み用ゲートＳ＋ 、Ｓｚの先頭
ループまでのビット数Ｓと、それぞれの読み出し用ゲー
トＲ，，Ｒ２の先頭ループから共通に使用する検出器り
までのビット数Ｒを各メモリブロックＡ、Ｂすべてにお
いて共通の数とし、またｎ個のメモリブロックＡ、Ｂは
共通のループ番号をもち、各メモリブロックＡ、Ｂの同
じ番号に属するマイナーループは全体で１つのマイナー
ループを概念上は構成しており、それをｎ分割したとみ
なし、アクセスすべきアドレスに応じて駆動すべきメモ
リブロックを予め選択し、特定のメモリブロックに属す
るゲートのみを駆動することにより、アクセスタイムを
（既略１／ｎとすることを特徴としている。
複数のメモリブロックＡ、Ｂの各々のバブル発生器Ｇ＋
、Ｇｚからそれぞれの先頭ループの占き込み用ゲートＳ
＋、Ｓｚまでのビット数を同一とし、また各メモリブロ
ックＡ、Ｂの各読み出し用ゲートＲ＋ 、Ｒｚの先頭
ループから各メモリブロック共通に使用する検出器りま
でのビット数を同一にすることにより、所要のメモリブ
ロックを選択して書き込み、読み出しを行なうことがで
き、アクセス時間の短縮が可能となる。
、Ｇｚからそれぞれの先頭ループの占き込み用ゲートＳ
＋、Ｓｚまでのビット数を同一とし、また各メモリブロ
ックＡ、Ｂの各読み出し用ゲートＲ＋ 、Ｒｚの先頭
ループから各メモリブロック共通に使用する検出器りま
でのビット数を同一にすることにより、所要のメモリブ
ロックを選択して書き込み、読み出しを行なうことがで
き、アクセス時間の短縮が可能となる。
第１図は本発明の実施例を示す図である本実施例は図に
示すように、ビット長ｍのマイナーループの複数からな
るマイナーループ群を有するメモリブロックをｎ個（図
ではＡ、Ｂの２個）有する。但し各マイナーループ１−
１〜１−．．，１’−＋〜１′−７のビット長ｍは必ず
しも同数である必要はない。各メモリブロックＡ、Ｂに
はそれぞれバブル発生ｚ５ｃ、、ｃ２を存する書き込み
用メジャーライン２．２′と、共通の検出器りに接続さ
れた読み出し用メジャーライン３，３′とが設けられ、
各マイナーループ１−．〜１−ｎ＋１′−ｌ〜１′−７
は書き込み用ゲートＳ、、Ｓ２で書き込み用メジャーラ
イン２．２′に、読み出し用メジャーライン３．３′と
は読み出し用ゲー）Ｒ１、Ｒ２でそれぞれ接続している
。そして、各メモリブロックＡ、Ｂに属するバブル発生
器Ｇ、、Ｇ、から対応する書き込みゲートＳｌ、Ｓ２の
先頭ループまでの書き込み用メジャーライン２，２′の
ビット数Ｓと、それぞれの読み出し用ゲー）Ｒ，、Ｒ２
の先頭ループから共通に使用する検出ｉＤまでの読み出
し用メジャライン３．３′のビット数Ｒを各メモリブロ
ックＡ、Ｂすべてにおいて共通の数としている。
示すように、ビット長ｍのマイナーループの複数からな
るマイナーループ群を有するメモリブロックをｎ個（図
ではＡ、Ｂの２個）有する。但し各マイナーループ１−
１〜１−．．，１’−＋〜１′−７のビット長ｍは必ず
しも同数である必要はない。各メモリブロックＡ、Ｂに
はそれぞれバブル発生ｚ５ｃ、、ｃ２を存する書き込み
用メジャーライン２．２′と、共通の検出器りに接続さ
れた読み出し用メジャーライン３，３′とが設けられ、
各マイナーループ１−．〜１−ｎ＋１′−ｌ〜１′−７
は書き込み用ゲートＳ、、Ｓ２で書き込み用メジャーラ
イン２．２′に、読み出し用メジャーライン３．３′と
は読み出し用ゲー）Ｒ１、Ｒ２でそれぞれ接続している
。そして、各メモリブロックＡ、Ｂに属するバブル発生
器Ｇ、、Ｇ、から対応する書き込みゲートＳｌ、Ｓ２の
先頭ループまでの書き込み用メジャーライン２，２′の
ビット数Ｓと、それぞれの読み出し用ゲー）Ｒ，、Ｒ２
の先頭ループから共通に使用する検出ｉＤまでの読み出
し用メジャライン３．３′のビット数Ｒを各メモリブロ
ックＡ、Ｂすべてにおいて共通の数としている。
このように構成された本実施例は、ＡブロックとＢブロ
ックの同じ位置のマイナーループを１つのマイナールー
プと考えることができるから、アクセスするときはＡブ
ロックとＢブロックではそれぞれ独立してアクセスする
。即ちＡブロックのアドレスをアクセスするときはＳｌ
及びＲ７を、ＢブロックをアクセスするときはＳ！及び
Ｒ２を選択し動作させる。ＡブロックＢブロックの選択
はアクセスを行なう場合、何番地をアクセスするか必ら
ずわかっているから適当な選択回路を用いて容易に実行
することができる。例えばＡブロックに属する情報を読
み書きしたい時はその選択回路を介してＳ、及びＲ３の
み動作させればよい。
ックの同じ位置のマイナーループを１つのマイナールー
プと考えることができるから、アクセスするときはＡブ
ロックとＢブロックではそれぞれ独立してアクセスする
。即ちＡブロックのアドレスをアクセスするときはＳｌ
及びＲ７を、ＢブロックをアクセスするときはＳ！及び
Ｒ２を選択し動作させる。ＡブロックＢブロックの選択
はアクセスを行なう場合、何番地をアクセスするか必ら
ずわかっているから適当な選択回路を用いて容易に実行
することができる。例えばＡブロックに属する情報を読
み書きしたい時はその選択回路を介してＳ、及びＲ３の
み動作させればよい。
従ってＡブロックとＢブロックの同一位置のマイナール
ープのビット数を合計したピント数を１つのマイナール
ープとした場合に比しそのアクセス時間は１／２となる
。
ープのビット数を合計したピント数を１つのマイナール
ープとした場合に比しそのアクセス時間は１／２となる
。
またメジャラインに読み出された情報はＡブロック、Ｂ
ブロックも読み出しゲートＲ＋、Ｒｔから検出器りまで
同一ビノドとしているため、両者が接、ｙＥシている場
合と同様に扱かうことができ、またＡブロック、Ｂブロ
ックか必らずどちらかしかメジャライン上に読み出され
ないため、両方の情報が読まれてぶつかり合うことはな
い。書き込みの場合も同様でＡブロックのバブル発生器
ＧＩとＢブロックのバブル発生器Ｇ２を直列に接続し、
両者のアドレス情報を同時に書き込み様にしておいて、
書き込みゲートのみを、Ａブロックに該当するときはＳ
、のみをＢフ゛ロフクに該当するときはＳ２のみを動作
させることにより容易振り分けて書き込むことができる
。
ブロックも読み出しゲートＲ＋、Ｒｔから検出器りまで
同一ビノドとしているため、両者が接、ｙＥシている場
合と同様に扱かうことができ、またＡブロック、Ｂブロ
ックか必らずどちらかしかメジャライン上に読み出され
ないため、両方の情報が読まれてぶつかり合うことはな
い。書き込みの場合も同様でＡブロックのバブル発生器
ＧＩとＢブロックのバブル発生器Ｇ２を直列に接続し、
両者のアドレス情報を同時に書き込み様にしておいて、
書き込みゲートのみを、Ａブロックに該当するときはＳ
、のみをＢフ゛ロフクに該当するときはＳ２のみを動作
させることにより容易振り分けて書き込むことができる
。
以上はブロックをＡ、８２個とした場合について説明し
たがブロックをｎ個とすればそのアクセス時間を□とす
ることができる。
たがブロックをｎ個とすればそのアクセス時間を□とす
ることができる。
以上述べてきたように本発明によれば、極めて節易な構
成により、検出器の数を増やさずにアクセス時間の短縮
ができ、実用的には極めて有用である。
成により、検出器の数を増やさずにアクセス時間の短縮
ができ、実用的には極めて有用である。
第１（２１は本発明の実施例を示す図、第２図は従来の
奇数偶数方式の磁気バブルメモリ素子を示す図、 第３図は第２図の磁気バブルメモリ素子のメモリブロッ
クを２分割したときの不具合を説明するための図である
。 第１図において、 Ａ、Ｂはメモリブロック、 Ｄは検出器、 Ｇ、、Ｇ、はバブル発生器、 Ｓ、、Ｓ２は書き込み用ゲート、 Ｒ＋、Ｒｚは読み出し用ゲート、 １−１〜ｌＩ１．１ ＋−，〜１′−７はマイナールー
プ、２．２′は書き込み用メジャーライン、３．３′は
読み出し用メジャーラインである。 本発明の実施例を示す図 第１図 Ａ、Ｂ −ｍ−メモリブロック Ｄ−ｍ−検出器 ＧＬＧ２−ｍ−バブル発生器 ・ ｓ、 、ｓ２−ｍ−書き込み用ゲート ２．２’−一一書き込み用メジャーライン３．３’−一
一読み出し用メジャーライン従来の奇数偶数方式のメジ
ャーマイナー構成を示す図Ａ−−−奇数ブロック Ｂ−ｍ−偶数ブロック Ｄ−−一検出器 Ｇ、、Ｇ２−−−バブル発生器 Ｓｌ、５２−−一書き込み用ゲート Ｆ’ｌ、、Ｒ２−−読み出し用ゲート １−１〜１−ｎｊ乙１〜１′−、−−−マイナーループ
２．２’−−−書き込み用メジャライン３、３′−−一
読み出し用メジャライン（ａ）分割前 （
ｂ１分割後メモリブロックの分割による 不具合を説明するための図 Ａ−一 奇数ブロック Ｂ−ｍ−偶数ブロック Ｄ−ｍ−検出器 Ｇ−ｍ−・９プル発生器
奇数偶数方式の磁気バブルメモリ素子を示す図、 第３図は第２図の磁気バブルメモリ素子のメモリブロッ
クを２分割したときの不具合を説明するための図である
。 第１図において、 Ａ、Ｂはメモリブロック、 Ｄは検出器、 Ｇ、、Ｇ、はバブル発生器、 Ｓ、、Ｓ２は書き込み用ゲート、 Ｒ＋、Ｒｚは読み出し用ゲート、 １−１〜ｌＩ１．１ ＋−，〜１′−７はマイナールー
プ、２．２′は書き込み用メジャーライン、３．３′は
読み出し用メジャーラインである。 本発明の実施例を示す図 第１図 Ａ、Ｂ −ｍ−メモリブロック Ｄ−ｍ−検出器 ＧＬＧ２−ｍ−バブル発生器 ・ ｓ、 、ｓ２−ｍ−書き込み用ゲート ２．２’−一一書き込み用メジャーライン３．３’−一
一読み出し用メジャーライン従来の奇数偶数方式のメジ
ャーマイナー構成を示す図Ａ−−−奇数ブロック Ｂ−ｍ−偶数ブロック Ｄ−−一検出器 Ｇ、、Ｇ２−−−バブル発生器 Ｓｌ、５２−−一書き込み用ゲート Ｆ’ｌ、、Ｒ２−−読み出し用ゲート １−１〜１−ｎｊ乙１〜１′−、−−−マイナーループ
２．２’−−−書き込み用メジャライン３、３′−−一
読み出し用メジャライン（ａ）分割前 （
ｂ１分割後メモリブロックの分割による 不具合を説明するための図 Ａ−一 奇数ブロック Ｂ−ｍ−偶数ブロック Ｄ−ｍ−検出器 Ｇ−ｍ−・９プル発生器
Claims (1)
- 【特許請求の範囲】 １、間口方向にページ長、深さ方向にアドレスの概念を
もつメジャーマイナー方式の磁気バブルメモリ素子にお
いて、 １つの検出器（Ｄ）に属するメモリブロツク（Ａ、Ｂ）
をｎ個とし、それぞれのメモリブロック（Ａ、Ｂ）に独
立の書き込み用ゲート（Ｓ＿１、Ｓ＿２）及び読み出し
用ゲート（Ｒ＿１、Ｒ＿２）を設け、それぞれのメモリ
ブロック（Ａ、Ｂ）に属するバブル発生器（Ｇ＿１、Ｇ
＿２）から対応する書き込み用ゲート（Ｓ＿１、Ｓ＿２
）の先頭ループまでのビット数（Ｓ）と、それぞれの読
み出し用ゲート（Ｒ＿１、Ｒ＿２）の先頭ループから共
通に使用する検出器（Ｄ）までのビット数（Ｒ）を各メ
モリブロツク（Ａ、Ｂ）すべてにおいて共通の数とし、
またｎ個のメモリブロック（Ａ、Ｂ）は共通のループ番
号をもち、各メモリブロック（Ａ、Ｂ）の同じ番号に属
するマイナーループは全体で１つのマイナーループを概
念上は構成しており、それをｎ分割したとみなし、アク
セスすべきアドレスに応じて駆動すべきメモリプロラグ
を予め選択し、特定のメモリブロックに属するゲートの
みを駆動することによりアクセスタイムを概略１／ｎと
することを特徴とする磁気バブルメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192154A JPS6348691A (ja) | 1986-08-19 | 1986-08-19 | 磁気バブルメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192154A JPS6348691A (ja) | 1986-08-19 | 1986-08-19 | 磁気バブルメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348691A true JPS6348691A (ja) | 1988-03-01 |
Family
ID=16286594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192154A Pending JPS6348691A (ja) | 1986-08-19 | 1986-08-19 | 磁気バブルメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5135688A (en) * | 1990-10-18 | 1992-08-04 | Nissei Jushi Kogyo Kabushiki Kaisha | Fuzzy inference thermocontrol method for an injection molding machine with a plurality of means for heating or cooling |
| US8276703B2 (en) | 2009-01-21 | 2012-10-02 | Honda Motor Co., Ltd. | Chain adjustment apparatus for motorcycle |
-
1986
- 1986-08-19 JP JP61192154A patent/JPS6348691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5135688A (en) * | 1990-10-18 | 1992-08-04 | Nissei Jushi Kogyo Kabushiki Kaisha | Fuzzy inference thermocontrol method for an injection molding machine with a plurality of means for heating or cooling |
| US8276703B2 (en) | 2009-01-21 | 2012-10-02 | Honda Motor Co., Ltd. | Chain adjustment apparatus for motorcycle |
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