JPS5931067A - 縦型トランジスタの製法 - Google Patents
縦型トランジスタの製法Info
- Publication number
- JPS5931067A JPS5931067A JP57141339A JP14133982A JPS5931067A JP S5931067 A JPS5931067 A JP S5931067A JP 57141339 A JP57141339 A JP 57141339A JP 14133982 A JP14133982 A JP 14133982A JP S5931067 A JPS5931067 A JP S5931067A
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- JP
- Japan
- Prior art keywords
- groove
- vertical transistor
- film
- manufacturing
- oxygen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は縦型トランジスタの製法に関するものである
。
。
縦型トランジスタは、第１図に示すように構成されてい
る。すなわち、シリコン基板１の表面に溝２が形成され
ていてこの溝２の内周面がゲート酸化膜３で被覆されて
おり、このゲート酸化膜３上にアルミニウム製のゲート
電極４が形成され、溝の両側の部分に厚み方向にＰ形波
散層５およびＮ形波散層６が形成されて構成されている
。７はソース電極、８はドレイン電極である。この縦型
トランジスタは、縦型にトランジスタが構成されていて
所要面積が少なくてすむため、集積密度を高めることが
できる。
る。すなわち、シリコン基板１の表面に溝２が形成され
ていてこの溝２の内周面がゲート酸化膜３で被覆されて
おり、このゲート酸化膜３上にアルミニウム製のゲート
電極４が形成され、溝の両側の部分に厚み方向にＰ形波
散層５およびＮ形波散層６が形成されて構成されている
。７はソース電極、８はドレイン電極である。この縦型
トランジスタは、縦型にトランジスタが構成されていて
所要面積が少なくてすむため、集積密度を高めることが
できる。
この種のトランジスタは、第２図に示すように、シリコ
ン基板１に対してアルカリによる異方性エツチングを施
すことによりＵ字溝９を形成することにより製造されて
いる。ところが、この方法では、Ｕ字溝９のエツチング
の制御が困難なため、第２図に示すようにＵ字溝９の溝
底に表面荒れを（２） 生じ得られるトランジスタの性能を低下させるという欠
点があった。
ン基板１に対してアルカリによる異方性エツチングを施
すことによりＵ字溝９を形成することにより製造されて
いる。ところが、この方法では、Ｕ字溝９のエツチング
の制御が困難なため、第２図に示すようにＵ字溝９の溝
底に表面荒れを（２） 生じ得られるトランジスタの性能を低下させるという欠
点があった。
この発明は、このような事情に鑑みなされたもので、半
導体基板の表面に溝が形成されていてこの溝の内周面が
ゲート酸化膜で被覆されており、このゲート酸化膜の上
にゲート電極が形成されているとともに、溝の両側の部
分に厚み方向にＰ形波散層およびＮ膨拡散層が形成され
ている縦型トランジスタの製法であって、上記溝の形成
を、溝形成予定部以外の半導体基板の表面を酸素遮断性
被膜で被覆し、この被膜を利用して上記溝形成予定部を
選択酸化し、ついでその選択酸化部および酸素遮断性被
膜をエツチング除去することにより行うことをその特徴
とするものである。
導体基板の表面に溝が形成されていてこの溝の内周面が
ゲート酸化膜で被覆されており、このゲート酸化膜の上
にゲート電極が形成されているとともに、溝の両側の部
分に厚み方向にＰ形波散層およびＮ膨拡散層が形成され
ている縦型トランジスタの製法であって、上記溝の形成
を、溝形成予定部以外の半導体基板の表面を酸素遮断性
被膜で被覆し、この被膜を利用して上記溝形成予定部を
選択酸化し、ついでその選択酸化部および酸素遮断性被
膜をエツチング除去することにより行うことをその特徴
とするものである。
すなわち、この発明は、シリコン基板の溝形成予定部を
選択酸化させてＳ ｉ ０２化し、これをエツチングで
除去するようにするため、表面荒れの少ない溝を形成す
ることができ、それによって性能の優れた縦型トランジ
スタを得ることができるようになる。
選択酸化させてＳ ｉ ０２化し、これをエツチングで
除去するようにするため、表面荒れの少ない溝を形成す
ることができ、それによって性能の優れた縦型トランジ
スタを得ることができるようになる。
つぎに、この発明を実施例にもとづいて説明する。すな
わち、シリコン基板の表面に５１ｇＮ４膜をＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）により蒸着し、第３図に示すように、５ｉＢＮ４膜
１０の所定の部分（溝形成予定部に対応する部分）をホ
トエツチングする。１１はシリコン基板である。つぎに
、そのホトエツチングされた部分から第４図の矢印のよ
うに、残存５ＩＢＮ４膜１０をマスクとして酸素イオン
を深く注入し、酸素イオン注入層１２を深く設ける。こ
の場合、酸素イオンを深くまで注入するためチャネリン
グを利用する。つぎに、熱酸化する。この熱酸化により
酸素イオン注入層１２が増速酸化され第５図に示すよう
に５ｉ０２１３化する。つぎに、上記５ｉ０２１３
および残存５ｉＢＮ４膜１０をエツチング除去する。そ
の結果、第６図に示すように、溝底が滑らかになってい
る溝１４が形成される。この場合、上記溝１４は、Ｓ
ｉ ０２（エツチングされ易い）のエツチング除去によ
り形成されるため、溝底が滑らかになるのである。
わち、シリコン基板の表面に５１ｇＮ４膜をＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）により蒸着し、第３図に示すように、５ｉＢＮ４膜
１０の所定の部分（溝形成予定部に対応する部分）をホ
トエツチングする。１１はシリコン基板である。つぎに
、そのホトエツチングされた部分から第４図の矢印のよ
うに、残存５ＩＢＮ４膜１０をマスクとして酸素イオン
を深く注入し、酸素イオン注入層１２を深く設ける。こ
の場合、酸素イオンを深くまで注入するためチャネリン
グを利用する。つぎに、熱酸化する。この熱酸化により
酸素イオン注入層１２が増速酸化され第５図に示すよう
に５ｉ０２１３化する。つぎに、上記５ｉ０２１３
および残存５ｉＢＮ４膜１０をエツチング除去する。そ
の結果、第６図に示すように、溝底が滑らかになってい
る溝１４が形成される。この場合、上記溝１４は、Ｓ
ｉ ０２（エツチングされ易い）のエツチング除去によ
り形成されるため、溝底が滑らかになるのである。
つぎに、上記溝１４が形成されたシリコン基初１に対し
て、Ｐ膨拡散層形成、Ｎ形波散層形成、ゲート酸化膜形
成、電極形成の各処理を施すことにより第７図に示すよ
うな縦型トランジスタが得られる。第７図において、１
６はＰ形波散層、１７はＮ膨拡散層、１８はゲート酸化
膜、１９はゲート電極、２０はソース電極、２１はドレ
イン電極である。
て、Ｐ膨拡散層形成、Ｎ形波散層形成、ゲート酸化膜形
成、電極形成の各処理を施すことにより第７図に示すよ
うな縦型トランジスタが得られる。第７図において、１
６はＰ形波散層、１７はＮ膨拡散層、１８はゲート酸化
膜、１９はゲート電極、２０はソース電極、２１はドレ
イン電極である。
この縦型トランジスタは、溝１４の溝底が滑らかなため
、溝底の荒れによる性能の低下がない優れたものである
。
、溝底の荒れによる性能の低下がない優れたものである
。
なお、上記の実施例は、５ｉＢＮ４膜１０を酸素遮断性
被膜として用いているが、酸素遮断性被膜としては、５
ｊ３Ｎ４膜１０以外のものを用いてもよい。
被膜として用いているが、酸素遮断性被膜としては、５
ｊ３Ｎ４膜１０以外のものを用いてもよい。
また、溝形成予定部の選択酸化の方法も上記の方法に限
定されるものではない。
定されるものではない。
以上のように、この発明は、半導体基板の表面に溝が形
成されていてこの溝の内周面がゲート酸化膜で被覆され
ており、このゲート酸化膜の上にゲート電極が形成され
ているとともに、溝の両側の部分に厚み方向にＰ形波散
層およびＮ膨拡散層（５） が形成されている縦型トランジスタの製法であって、上
記溝の形成を、溝形成予定部以外の半導体基板の表面を
酸素遮断性被膜で被覆し、この被膜を利用して上記溝形
成予定部を選択酸化し、ついでその選択酸化部および酸
素遮断性被膜をエツチング除去することにより行うため
、滑らかな溝底をもつ溝を形成でき、それによって優れ
た性能を有する縦型トランジスタを製造しうるようにな
る。
成されていてこの溝の内周面がゲート酸化膜で被覆され
ており、このゲート酸化膜の上にゲート電極が形成され
ているとともに、溝の両側の部分に厚み方向にＰ形波散
層およびＮ膨拡散層（５） が形成されている縦型トランジスタの製法であって、上
記溝の形成を、溝形成予定部以外の半導体基板の表面を
酸素遮断性被膜で被覆し、この被膜を利用して上記溝形
成予定部を選択酸化し、ついでその選択酸化部および酸
素遮断性被膜をエツチング除去することにより行うため
、滑らかな溝底をもつ溝を形成でき、それによって優れ
た性能を有する縦型トランジスタを製造しうるようにな
る。
【図面の簡単な説明】
第１図は縦型トランジスタの構成図、第２図は従来法に
よって形成された溝の説明図、第３図ないし第６図はこ
の発明の一実施例の説明図、第７図はそれによって得ら
れた縦型トランジスタの構成図である。 １１・・・半導体基板 １４・・・溝 １６・・・Ｐ形
波散層 １７・・・Ｎ膨拡散層 １８・・・ゲート酸化
膜 １９・・・ゲート電極 特許出願人 松、下電工巷式会社 代理人 弁理士 松 本 武 彦（６）
よって形成された溝の説明図、第３図ないし第６図はこ
の発明の一実施例の説明図、第７図はそれによって得ら
れた縦型トランジスタの構成図である。 １１・・・半導体基板 １４・・・溝 １６・・・Ｐ形
波散層 １７・・・Ｎ膨拡散層 １８・・・ゲート酸化
膜 １９・・・ゲート電極 特許出願人 松、下電工巷式会社 代理人 弁理士 松 本 武 彦（６）
Claims (3)
- （１）半導体基板の表面に溝が形成されていてこの溝の
内周面がゲート酸化膜で被覆されており、このゲート酸
化膜の上にゲート電極が形成されているとともに、溝の
両側の部分に厚み方向にＰ形波散層およびＮ形波散層が
形成されている縦型トランジスタの製法であって、上記
溝の形成を、溝形成予定部具外の半導体基板の表面を酸
素遮断性被膜で被覆し、この被膜を利用して上記溝形成
予定部を選択酸化し、ついでその選択酸化部および酸素
遮断性被膜をエツチング除去することにより行うことを
特徴とする縦型トランジスタの製法。 - （２）酸素遮断性被膜がＳｉ３Ｎ４ 膜である特許請求
の範囲第１項記載の縦型トランジスタの製法。 - （３）半導体基板がシリコン基板である特許請求の範囲
第１項または第２項記載の縦型トランジスタの製法。 白）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141339A JPS5931067A (ja) | 1982-08-14 | 1982-08-14 | 縦型トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141339A JPS5931067A (ja) | 1982-08-14 | 1982-08-14 | 縦型トランジスタの製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5931067A true JPS5931067A (ja) | 1984-02-18 |
Family
ID=15289651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57141339A Pending JPS5931067A (ja) | 1982-08-14 | 1982-08-14 | 縦型トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305870A (ja) * | 2007-06-05 | 2008-12-18 | Spansion Llc | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509383A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS5115384A (en) * | 1974-07-29 | 1976-02-06 | Nippon Electric Co | Handotaisochi oyobi sono seizohoho |
| JPS54117691A (en) * | 1978-03-06 | 1979-09-12 | Matsushita Electric Ind Co Ltd | Production of insulating gate-type semiconductor device |
-
1982
- 1982-08-14 JP JP57141339A patent/JPS5931067A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509383A (ja) * | 1973-05-22 | 1975-01-30 | ||
| JPS5115384A (en) * | 1974-07-29 | 1976-02-06 | Nippon Electric Co | Handotaisochi oyobi sono seizohoho |
| JPS54117691A (en) * | 1978-03-06 | 1979-09-12 | Matsushita Electric Ind Co Ltd | Production of insulating gate-type semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305870A (ja) * | 2007-06-05 | 2008-12-18 | Spansion Llc | 半導体装置およびその製造方法 |
| US7871896B2 (en) | 2007-06-05 | 2011-01-18 | Spansion, Llc | Precision trench formation through oxide region formation for a semiconductor device |
| US8354326B2 (en) | 2007-06-05 | 2013-01-15 | Spansion Llc | Precision trench formation through oxide region formation for a semiconductor device |
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