JPS5931721B2

JPS5931721B2 - シ−ケンスコントロ−ラにおける出力制御方式

Info

Publication number: JPS5931721B2
Application number: JP569779A
Authority: JP
Inventors: 恵輔河島; 秀明中村; 善胤斉藤; 憲治錦戸; 清人平瀬
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1979-01-20
Filing date: 1979-01-20
Publication date: 1984-08-03
Also published as: JPS5597604A

Description

【発明の詳細な説明】この発明は、ストアートプログラム方式の工程歩進型シ
ーケンスコントローラにおける出力制御方式に関する〇
この発明において解決せんとする技術的課題を説明する
ために、先ずストアートプログラム式の工程歩進型シー
ケンスコントローラの基本的な機能について説明する。

この種シーケンスコントローラを使用する場合にぱ先ず
所望するシーケンス制御仕様を満足するタイムチャート
、すなわち被制御対称を所望する制御仕様に従つて動作
させるためには、どのような状態検出信号（例えば、リ
ミットスイッチ等から発せられる。）を受けたときに、
どのような動作指令信号を被制御対称に与えればよいか
を示すタイムチャートを作成する。そして、このタイム
チャートを少なくとも各小区間内においては動作指令信
号の状態が変らないようにしていくつかの小区間（例え
ばＴ４、Ｔ２、Ｔ３・・・）に分割するとともに、各
区間相互の規則性（例えば、区間Ｔ１とＴ２では動作指
令信号が全く異なるが、区間Ｔ１とＴ３では同じであつ
たわ、あるいは区間Ｔを〜Ｔ６において発せられる動作
指令信号のパターンは、区間Ｔ１〜Ｔ３までのパターン
の繰り返しに過ぎない等）を調べ、同一動作指令信号を
発する区間については重複を避けるために一まとめに整
理するなどして、いくつかの基本区間ＴＡ，ＴＢ，ＴＣ
・・・を求める。次に、どのような状態検出信号を受け
たときに、どの基本区間における動作へ移行するか、す
なわち基本区間相互間における移行条件及び移行先を求
める。ここで、移行条件には状態検出信号と関連する内
容を有するもの（例えば、所定のリミツトスイツチが動
作することを条件とするもの）と、状態検出信号とは無
関係な内容を有するもの（例えば、所定時間が経過する
ことを条件とするもの）とがあり、また移行先となる区
間には前記基本区間の配列ＴＡ，ＴＢ，Ｔｃ・・・に訃
いて順次一つ先の区間へ移行するものと前記配列ＴＡ，
ＴＢ，ＴＣ・・・において特に指定された区間へ移行す
るもの（例えば、ＴｃからＴＤへ移行することなくＴＡ
へ戻る場合等）がある。そこで、以下前者を通常移行先
、後者を特定移行先と言うことにする。このようにして
、各基本区間ＴＡ，ＴＢ，ＴＣ゜゜゛における動作指令
信号の状態、すなわち各基本区間にあ一いて被制御対称
に対して出力されるべき動作指令信号、基本区間相互間
における移行条件及び移行先が決定されるわけであるが
、逆にこれら３つの情報に基づいて当初作成されたタイ
ムチヤート通りに被制御対象を動作させるのが以下説明
するストアートプログラム式の工程歩進型シーケンスコ
ントローラの機能である。

すなわち、この発明に係るシーケンスコントローラの基
本構成は、前記状態検出信号が入力される複数の久力端
子と、被制御対象に対して動作指令信号を出力する複数
の出力端子と、前記３つの情報（各基本区間に訃いて出
力されるべき動作指令信号、基本区間相互間に｝ける移
行条件、移行先）を記憶するユーザ用メモリと、このユ
ーザ用メモリ内の３つの情報に基づいて当初作成された
タイムチヤート通りの動作指令信号を各出力端子から出
力させる演算処理装置（以下、ＣＰＵと言う。

）と、上記ユーザ用メモリ内に前記３つの情報を書き込
むためのプログラム書込手段とからなり、このプログラ
ム書込手段はシーケンスコントローラ本体に一体として
装備されるものと、別体に設けられるものとがある。ユ
ーザ用メモリには連続番地を付された一連の記憶エリア
があり、各記憶エリアの番地に対応させてこの種コント
ローラでは工程番号という用語が使用される。

各記憶エリアは２つの小エリアに分割されてふ一り、以
下これらをそれぞれ出力命令記憶部、工程移行命令記憶
部と言う。出力命令記憶部には前記出力端子数に対応す
るビツト容量があり、各ビツトの値はそのまま対応する
出力端子の信号状態をあられす。工程移行命令記憶部は
更に演算コード記憶部と演算データ記憶部とに分かれて
於り、演算コード記憶部にはＣＰＵの１サイクル動作で
実行可能な演算（例えば、ＡＮＤ，ＯＲ，ＪＭＰ等）が
コード化？れて記憶され、また演算データ記憶部にはデ
ータ数に対応する格納部があり各格納部には上記演算に
対するデータがコード化されて記憶される。例えば、入
力端子番号０１と０２にそれぞれ対応する入力端子にそ
れぞれ所定の信号が入力されたことを判別するような演
算であれば、上記演算コード記憶部には「ＡＮＤ」が記
憶づれ、また上記演算データ記憶部には「０１」，「０
２」が記憶される。一方、Ｃｐｕは専用の・・−ドロジ
ツク回路で構成される場合と、マイクロコンピユータで
構成される場合とがあるが、いずれの場合に｝いても基
本的には、データのやりとり等を行なうためのレジスタ
群、基本的な論理演算、算術演算等を行なうためのＡＬ
Ｕ、前記ユーザ用メモリの各記憶エリアを呼び出すため
の工程カウンタ、各種クロツクを発生させるためのクロ
ツク発生回路及びシーケンスコントローラに固有な命令
実行プログラム等を記憶するシステム用メモリ等から構
成されている。

また、この種ＣＰＵにあつては、通常、コスト等との兼
ね合いからＡＬＵとしては比較的貧弱な機能のものが使
用？れるとともに各レジスタについてもビツト数の比較
的少ないものが使用為れる。このため、ＡＮＤ命令、０
Ｒ命令のような比較的単純な命令の場合は、所定の１サ
イクルで実行することができるが、複雑な命令の実行に
は２サイクル以上が必要となる。周、ここで、サイクル
とは周知の如く、ユーザ用メモリの呼び出しから出力端
子の信号状態を，制御するに至る１サイクルを言う。以
上でシーケンスコントローラに与えるべき３つの情報（
各基本区間に訃いて被制御対象に対して出力されるべき
動作指令信号、基本区間相互間に於ける移行条件及び移
行先）とシーケンスコントローラの基本構成について説
明したわけであるが、次にこれらがどのように関連して
最終的に当初作成されたタイムチヤート通りの制御が行
なわれるかを説明する。

今、ある制御仕様を満足するタイムチヤートについて前
述のような整理を行なつた結果４つの基本区間ＴＡ，Ｔ
Ｂ，ＴＣ，ＴＤが得られたとする〇これら各基本区間に
｝ける各出力端子の信号状態幀１）、各基本区間相互間
に｝ける移行条件を（）、移行先を（１１）とすると、
第１表のようになるものとする。

一方、これに対してＣＰＵは次のような２つの基本的動
作を行なうように構成されている。

（１）工程カウンタによつて指定されたユーザ用メモリ
内の特定記憶エリアから出力命令記憶部の内容を所定の
レジスタに取り込むとともに、１サイクルごとにこれを
出力データバス上に送出し、出力データバスと出力端子
との間に介設された出力インターフエイス回路にデータ
取込指令信号（ストローブ信号）を送つてこれを取込保
持づせ、これによつて各出力端子の信号状態を決定する
。（Ｉｉ）工程カウンタによつて指定されたユーザ用メ
モリ内の記憶エリアから、工程移行命令記憶部の内容を
所定のレジスタに取り込み、１サイクルごとに繰り返し
その条件成立をチエツクする。

そして、移行先が所定配列に｝ける次の基本区間すなわ
ち、通常移行先である場合には、上記条件成立とともに
所定パルスを工程カウンタに送つて工程カウンタの値を
１個だけカウントアツプさせる。一方、移行先が上記以
外の特定の基本区間すなわち、特定移行先である場合に
は、その特定区間にふ一ける各情報が記憶？れた記憶エ
リアの番地に相当する数値で、工程カウンタを強制的に
ブリセツトさせる。このようにＣＰＵは構成されている
から、第１表に訃ける基本区間ＴＡ，ＴＢ，ＴＣ，ＴＤ
のように各基本区間を順次実行させるだけ、すなわち通
常移行であるならば、ユーザ用メモリ内の一連の記憶エ
リアに第２表のような順序で各基本区間に｝ける情報を
記憶させればよい。

すなわち、ユーザ用メモリ内に第２表のような配列で各
基本区間ＴＡ，ＴＢ，ＴＣ，ＴＤの情報が記憶されてい
ると、工程カウンタの値がＮになるとともにＮ番地の内
容である［ＡＮＤＯｌＯ２」（入力端子１と２の論理積
演算の成立）が所定サ！イクルごとに繰り返しチエツ
クされるとともに、同サイクルでは１〜４に至る出力端
子の信号状態を「ＯＮ」「０Ｎ」「ＯＮ」「ＯＦＦ」に
繰り返しりセツトする０そして、上記論理積演算が成立
すると工程カウンタの値は１個カウントアツプされて
１Ｎ＋１となり、次いでＮ＋１番地の内容に対して上記
と同じことが行なわれ、次いでＮ＋２，Ｎ＋３番地へと
移行する。

その結果、各出力端子の信号状態は各基本区間ＴＡ，Ｔ
Ｂ，ＴＣ，ＴＤが連続して行なわれることになる〇とこ
ろが、第１表から明らかなように基本サイクルＴＤにお
ける動作の次には基本サイクルＴＢへ戻すすなわち特定
移行の必要がある０この場合、Ｎ＋３番地の演算コード
記憶部に例えばＡＮＤ＋ＪＭＰＮ＋１のような２語命令
を書き込むことができればよいが、前述の如くこの種シ
ーケンスコントローラのＣＰＵでは１サイクルで実行で
きる命令長さには制限がある。

そこで、通常第３表のように次の番地であるＮ＋４番地
にＪＭＰ命令及び移行先に対応する番地を記憶させるこ
とが行なわれる。このように、Ｎ＋４番地にＪＭＰ命令
及び移行先番地を記憶させて｝けば、Ｎ＋３番地の内容
である「ＡＮＤＯ４Ｏ５］の成立とともに、Ｎ＋４番地
の内容である「ＪＭＰＮ＋１」が実行？れて、Ｎ＋３番
地からＮ＋１番地への特定移行が瞬時のうちに行なわれ
る。

しかしながら、このとき実際には移行演算だけのために
少なくとも１サイクル分の時間が必要となり、またこの
１サイクルに卦いても出力データバス上には出力命令記
憶部に記憶された出力端子の信号データが送出されるか
ら、仮にＮ＋４番地の出力命令記憶部に何も記憶させて
訃かないと、上記移行の際に出力端子の状態が一瞬不安
定となつてしまう。そこで、従来は第３表に示すように
、Ｎ＋３番地の内容を重複してＮ＋４番地にも記憶させ
、上記移行の際に出力端子の信号状態が不安定になるの
を防止していた。しかしながら、この種シーケンスコン
トローラにあつては、ユーザ用メモリに出力命令を記憶
させる作業が最つとも時間がかかり、特に出力端子の数
が増大して１６点、３２点・・・となると非常に面倒な
ものとなる。従つて、このようにＪＭＰ，ＲＰＴ，ＣＪ
Ｐ等のように特別な番地へ移行する命令のたびに出力命
令を重複して記憶させるのでは、煩雑極まることになる
。ここに、本発明が解決せんとする課題があるのであつ
て、すなわち本発明の目的はＪＭＰ，ＲＰＴ，ＣＪＰ等
のような特定移行命令をユーザ用メモリに書込むに際し
て、前の番地の出力命令を重複して書込むことを不要と
し、以つてこの種シーケンスコントローラの実用性を一
層向土させることにある。

以下に、この発明の好適一実施例を添付図面に従つて詳
述する。

第１図はこの発明に係るシーケンスコントローラの外観
を示し、第２図はその構成の概略を示すプロツク図であ
る。

第１図の装置本体１内には、第２図に示すようにＣＰＵ
２と、後述のように設定づれたプログラムを記憶するメ
モリ３と、外部入力用インターフエイス回路４と、出力
用インターフエイス回路５と、内部入力用インターフエ
イス回路６とが内蔵されている。上記外部入力用インタ
ーフエイス回路４には例えば１６点の入力端子１Ｎ，〜
ＩＮｌ６が備えられ、これに制御対象機器に係わるリミ
ツトスイツチや光電スイツチ等の出力接点７が多系統接
続されるとともに、出力インターフエイス回路５には出
力リレーＸ１〜Ｘ，６を介して０Ｎ，０ＦＦする例えば
１６点の出力端子０ＵＴ１〜０ＵＴ，６が備えられ、こ
れらには制御対象機器に係わるリレー等の出力機器（図
示せず）が多系統接続される。また、内部入力用イン
１ｊターフエイス回路６には、プログラム書込み時に使
用されるプログラムコンソールスイツチ（ＰＲＯＣＯＮ
）Ｓ，、自動手動切換スイツチ（ＡＵＴＯ／ＭＡＮＵ）
Ｓ２、出力禁止・初期状態復帰スイツチ（０ＵＴＩＮＨ
／ＲＥＳＥＴ）Ｓ３、スタート・ステツ１プスイツチ
（ＳＴＡＲＴ／ＳＴＥＰ）Ｓ４、工程歩進停止スイツチ
（ＳＴＯＰ）Ｓ５が接続されている。

上記各スイツチＳ，〜Ｓ５は第１図に示す如く装置本体
１の正面パネル部分に配設される他、このパネル面には
プログラム書込時やモニタ時に使用２するキーボード
８を含む操作部９が設けられている。また、以上の他上
記パネル土には、プログラム書込操作時やモニタ操作時
及びプログラム実行時に｝いて１工程（ステツプ）分の
プログラムの内容を表示するために、工程番号表示器１
０、命令表示器１１及び出力表示器１２が設けられ、さ
らに命令表示器１１の表示シンボルあるいは上記キーボ
ードのシンボルの意味内容（制御内容）を略記した命令
コード対称表１３が設けられている〇メモリ３内にはそ
れぞれ工程番号に対応する番地が付された複数の記憶エ
リアが設けられ、各記憶エリアには他の工程への移行条
件をあられす工程移行命令を格納するための工程移行命
令記憶部及び各出力端子の信号状態を決定する出力命令
を格納するための出力命令記憶部が設けられている。こ
こで、工程移行命令には第１図に示す命令コード対称表
１３かられかるように１２種が設定されており、これら
の工程移行命令は対応する命令コード「ＡＮＤ」，「０
Ｒ」・・・等をキーボード８から入力することにより、
メモリ３内の所望する記憶エリア内に記憶されることに
なる。一方、ＣＰＵ２内にはデータのやりとり等を行な
うためのレジスタ群、基本的な論理演算、算術演算等を
行なうためのＡＬＵ、前記ユーザ用メモリの各記憶エリ
アを呼びだすための工程カウンタ、各種クロックを発生
させるためのクロツク発生回路及びこのコントローラに
特有な演算等を実行させるためのプログラムを記憶づせ
たシステム用メモリが内蔵されている〇そして、特に本
発明に係るシーケンスコントローラのシステム用メモリ
内には、少なくとも次のような内容を有するプログラム
が格納されている。

（；）工程カウンタで指定された記憶エリアの工程移行
命令記憶部から呼び出された命令コードがＪＭＰ（ＪＭ
Ｐ），ＣＪＰ（ＣＯＮＤＩＴＩＯＮＡＬＪＭＰ：指定さ
れた入力端子の信号状態に応じてジアップすること）、
ＲＰＴ（ＲＥＰＥＡＴ：指定された工程から現行程まで
を繰り返すこと。）などのように、次工程以外へ移行す
る命令（特定移行命令）か否かを判別する〇（１ｉ）特
定移行命令であれば、ＣＰＵから出力インターフエイス
回路へ発せられるデータ取込指令信号ＣＳＯの出力を禁
止せよ。

次に、以上の如く構成されたシーケンスコントローラの
動作を説明する。

第４表は前記第１表に示されたプログラムを本発明シー
ケンスコントローラで実行させる場合に｝けるユーザ用
メモリ内の状態を示すものである。この第４表を第３表
に示される従来の場合と比較すると明らかなように、本
発明の場合にはＮ＋４番地に出力命令を記憶させる必要
がなく、このため出力命令をキーボード８を使つて入力
する手間がその分だけ軽減され、特に出力端子数の多い
場合（例えば、３２点、６４点・・・）には著しく操作
が簡単になる。

一方、シーケンスコントローラを運転状態にした場合に
は、第３図のフローチヤートに従つて各工程は実行され
、特にＮ＋３番地からＮ＋４番地を経由してＮ＋１番地
へジヤンプする際にあつても、出力端子の信号状態は安
定に保持されることになる。

すなわち、これを第３図のフローチヤートで説明すると
、ルーチンＲ１が実行されて工程カウンタの値がＮにな
ると、ルーチンＲ２が実行されてメモリ３の第Ｎ番地の
内容「ＡＮＤ，Ｏｌ，Ｏ２，ＯＮ，ＯＮ，ＯＮ，ＯＦＦ
」がＣＰＵ２へと読み出され、ルーチンＲ３の実行とと
もに０Ｐコードの内容が解読される。そして、この解読
結果に対してルーチンＲ４に｝いてはＲＰＴ，ＣＪＰ，
ＪＭＰのいずれかに該当するかの判別が行なわれ、その
判別結果の如何によつて出力インターフエイス回路５に
対してデータ取込指令信号ＣＳＯを出力させるか否かが
決定される。従つて、工程カウンタの計数値がＮ，Ｎ＋
１，Ｎ＋２，Ｎ＋３のときには０Ｐコードはそれぞれ「
ＡＮＤ」，「０Ｒ］，「ＡＮＤ」，「ＡＮＤ」であるか
らルーチンＲ４の実行結果はＮＯとなつてルーチンＲＲ
５が実行され、ＣＰＵ２から出力データバスＢ２への出
力データの送出とともに出力インタフエイス回路５へは
データ取込指令信号ＣＳＯが出力され、この結果出力イ
ンターフエイス回路５にはそれぞれ実行中の工程番号に
対応するメモリ３内の番地に記憶された出力命令「０Ｎ
］，「ＯＦＦ」・・・が取込保持され、これに基づいて
各出力端子０ＵＴ１〜０ＵＴ４の０Ｎ，０ＦＦ状態は決
定？れることになる。また、工程カウンタの計数値がＮ
，Ｎ＋１，Ｎ＋２，Ｎ＋３の場合にはルーチンＲ６，Ｒ
７，Ｒ８の実行結果はそれぞれＮＯとなつて、最終的に
各命令コードに対応する演算（「ＡＮＤｌ，「０Ｒ」等
）が実行されることになる。一方、工程カウンタの値が
Ｎ＋４になると、ルーチンＲ４の実行結果はＹＥＳとな
つてルーチンＲ５の実行は省略されてしまい、この結果
出力データバスＢ２上への出力データ送出は行なわれる
が、データ取込指令信号の出力は禁止づれてしまう。

従つて、メモリ３の第Ｎ＋４番地の出力命令記憶部に何
もデータが書き込まれていないことに起因して、出力デ
ータバスＢ２上に不確定なデータが出力されても、それ
は出力インターフエイス回路５に取込まれることがなく
、すなわち各出力端子０１ＪＴ１〜０ＵＴ４の状態は前
工程の出力内容である「０Ｎ，０ＦＦ，０Ｎ，０ＦＦ」
に保持された状態となる。次いで、ルーチンＲ６，Ｒ７
が実行されて０Ｐコードに対してＲＰＴか、ＣＪＰかの
判別が行なわれ、各判別結果はＮＯとなつてルーチンＲ
８が実行されここでＪＭＰ命令が否かの判別がされて最
終的にルーチンＲ９が実行されることになる。

そして、ルーチンＲ９が実行されると、工程カウンタの
内容はただちにＮ＋１に強制的にりセツトされ、これに
より次のサイクルでは第Ｎ＋１番地の内容がＣＰＵに読
み出されることになり、最終的に当初作成されたタイム
チヤートに従つて出力端子０ＵＴ１〜０ＵＴ４の信号状
態は制御されることになる〇周、以上の実施例ではＪＭ
Ｐ命令の場合で説明したが、ＣＪＰ，ＲＰＴ命令を実行
させる場合もプログラミンに際して前工程の出力内容を
重複してメモリに記憶させることは全く不要である。

以上の説明で明らかなように、この発明は各工程番号に
対応する記憶エリアを有するとともに、各記憶エリアに
は他の工程への移行条件をあられす工程移行命令と、各
出力端子の信号状態を決定する出力命令が記憶されるユ
ーザ用メモリと、工程番号順に上記記憶エリアを呼び出
すとともにそのエリアに記憶された工程移行命令の成立
を繰り返しチエツクし、チエツクのたびにそのエリアに
記憶された出力命令に対応する各出力端子の信号状態デ
ータを出力バス上に送出する演算処理手段と、この演算
処理手段から所定のタイミングで出力されるデータ取込
指令信号を受けるたびに出力データバス士の信号状態デ
ータを取込保持し、これに基づいて各出力端子の信号状
態を決定する出カインターフエイス回路と、上記ユーザ
用メモリの各記憶エリアに上記工程移行命令及び出力命
令を書込むための書込手段とを備えた工程歩進型シーケ
ンスコントローラに｝いて、ユーザ用メモリから呼び出
された記憶エリア内に特定の工程移行命令がある場合に
は、上記演算処理手段からのデータ取込指令信号の出力
を禁止させ、出力端子の信号状態が変わらないようにし
たものであるから、ＪＭＰ，ＲＰＴ，ＣＪＰ等のように
工程カウンタの計数値を強制的にりセツトさせるような
命令をユーザ用メモリに書込むに際しても、前の番地の
出力命令を重複して書込むことが不要となり、この種シ
ーケンスコントローラの実用性を一層向上させることが
できるものである。

【図面の簡単な説明】

第１図は、この発明に係るシーケンスコントローラのフ
ロントパネル正面図、第２図は、同電気的構成を示すプ
ロツク図、第３図は、この発明を説明するためのフロー
チヤートである。１・・・・・・シーケンスコントローラ、２・・・・・
・演算処理手段、３・・・・・・メモリ、５・・・・・
・出力インターフエイス回路、Ｂ２・・・・・・出力デ
ータバス、ＣＳＯ・・・・・・データ取込指令信号、０
ＵＴ，〜０ＵＴ，６・・・・・・出力端子。

Claims

【特許請求の範囲】

１各工程番号に対応する記憶エリアを有するとともに
、各記憶エリアには他の工程への移行条件をあらわす工
程移行命令と各出力端子の信号状態を決定する出力命令
が記憶されるユーザ用メモリと、工程番号順に上記記憶
エリアを呼び出すとともにそのエリアに記憶された工程
移行命令の成立を繰り返しチェックし、チェックのたび
にそのエリアに記憶された出力命令に対応する各出力端
子の信号状態データを出力バス上に送出する演算処理手
段と、この演算処理手段から所定のタイミングで出力さ
れるデータ取込指令信号を受けるたびに出力データバス
上の信号状態データを取込保持し、これに基づいて各出
力端子の信号状態を決定する出力インターフェイス回路
と、上記ユーザ用メモリの各記憶エリアに上記工程移行
命令及び出力命令を書込むための書込手段とを備えた工
程歩進型シーケンスコントローラにおいて、ユーザ用メ
モリから呼び出された記憶エリア内に特定の工程移行命
令がある場合には、上記演算処理手段からのデータ取込
指令信号の出力を禁止させ、出力端子の信号状態が変わ
らないようにしたことを特徴とするシーケンスコントロ
ーラにおける出力制御方式。