JPS5932029A - 交換可能インタフエ−ス回路構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 データ処理システム及び特に小型コンピュータシステム
において、モジュラ−ユニットを基本システムに追加し
て、基本システムの能力及び／又は容量を中型システム
又は大型システムにまでも増大さけるという構想が長い
間追求されてきた。

しかし、今までのところ、かかる「モジュラ−」の追加
や取、りはずしが可能なシステムは、幾つかのハードウ
ェア（回路構成）がモジュール（つまりインタフェース
回路及び周辺装置）の追加や取りはずしを受は入れる特
徴を有していなければならなかった。たとえば、従来の
システムの第１の特徴は、各インタフェース回路カード
はその一部として内在的デコード回路を有することであ
り、これにより主システムがモジュラ−装置と通信する
必要があるとぎかかるインタフェース回路（カード）を
保持するスロット手段中の実際の位置にかかわりなくイ
ンタフェース回路がアドレスされる。従来技術において
、かかるデコード回路は所定型式の各モジュラ−装置（
例えば、フロッピーディスク装置）に対し、標準的なア
ドレス回路構成が設けられており、標準的アドレスを変
更する必要がある場合は、アドレスデコード回路に対し
、ジャンパ又はワイヤラップの変更が追加され又は行わ
れて「アドレスが変更される」。第３に、（各インタフ
ェース回路がアドレス可能であるから）かかる従来シス
テムにはある程度の交換可能性があるが、かかるシステ
ムでは通常インタフェース回路カードは一部の能動イン
タフェース回路間の優先度の決定方法を実現するべく順
番に配置されたスロット中におかれねばならない。

従来技術では、「順番の」スロワ１〜中を順次走査する
回路構成は「直列」状であった。かかる構成では能動イ
ンタフェース回路ノＪ−ド間には空いたスロットがあっ
てはならない。従来技術におい（はこれが制約となって
いた。また、追加しうる七ジＪ−ラー周辺装置が実際に
増加づると、Ｉ１０装置のアドレスのＩこめに必要な分
のメしリスペースの吊そのものが増大する。更に従来技
術では診１１７ｉルーヂン命令は主システムの記憶装置
中に記憶されているため、選択的に追加可能なモジュラ
−装置の数が実際に増加づると診断ルーチンを記憶する
のに必要な分のメモリスペースの母が増加づる。上記の
如きメモリスペースの使用が増加Ｊると当然問題を解決
するプログラムに使用しうるメモリスペースの聞が減少
Ｊる。このようなメ−しりの減少は追加費用をかりて記
憶容采を追加づればＪ３ぎなわれる。

本発明は、各インタフェース回路カード上にアドレスデ
コード回路を設ける必要をなくし、優先度決定方式を受
は入れるためのインタフェース回路カードを特定のスロ
ットでの「順序づけ」をなくし、能動的インタフェース
回路間に空いたスロワ］〜があったもよいようにし・、
選択的周辺装置数が増加したときのアドレスを収容する
だめのメモリアドレススペースの過度の使用をなくし、
選択的周辺装置数が増加したときに追加される診断命令
を収容づ−るためのメモリスペースの過度の使用をなく
す。上記の欠点は本発明によって解決される。

本発明は、本発明とともに使用されるデータ処理システ
ムのシＡ７〜シ上でインタフェース回路を多数の可能な
位置のどこに位置させるかに関わりなくアドレスするの
を可能にする手段を備え、回路カート上に設けられたイ
ンタフェース回路を提供する。かかる柔軟なアドレス処
理は、物理的位置自体がアドレス可能であり、そのため
回路カードはアドレス可能とり゛るためのアドレスデコ
ード回路を有する必要がなく、かかるカードはどの物理
的位置にあってもよいので、ある程度可能である。第２
に、インタフェース回路はアドレスされた物理的位置の
カードに設けられた回路を確認づる信号を発生する手段
を設けられている。従っ−で、所定の位置にどの回路が
あるかを調べる最初の間合わぜを該所定位置にした後で
、確認情報は主システム中のメモリに構成表を作成覆る
ため一部使用される。構成表は特定回路の確認アドレス
が前記位置アドレスを引き出ずのを可能にする。この自
己構成により使用者がインタフェース回路カードの交換
に鑑みた動作の再プログラムをしないですむにうに任意
のインタフェース回路カードを任意のホルダ手段位置に
位置させるのが可能になる。

又、史に自己満足的なものどづるため本インタフェース
回路は、カードに設けられたインタフェース回路に特に
適用しうる所定の診断ルーチンを記憶する記憶装置を含
む。この特徴により主システムでの診断ルーチン、に使
用されるメモリスペースの量が減る。又、本インタフェ
ース回路はデータ処理システムの論理回路網とともに使
用される優先度信舅装置、及びこれとともに使用される
カード自体士の「ラストルック」回路網を含む。カード
どと・しに使用され、データ処理システムの判定回路に
沿った優先度信号回路網及びカード自体のＶラストルッ
ク」回路網は、交換可能性にも関わらずインタフェース
カードにより協働する周辺装置がその所定の優先度に応
じて共通データフロー経路の制御を得ることができるよ
うにする手段を提供する。

第１図を参照するに、第１図は木インタフェース回路を
使用して周辺回路をインタフェースされるデータ処理シ
ステム又はコンピュータシスデムに接続する一部バスで
あるデータアドレスバス１１（以下Ｄ／△バスと表１）
を示づ。好ましい実施例では、Ｄ／Ａバス１１には６０
本程度の電線又はデータ経路があるが、勿論駆動覆る回
路要素の数によって増減する。

第１図のデータカード１３は使用されるデータ処理シス
テムのシャーシに設置される。第１図でデータカード１
３は、カードが摺動するスロット型装置の基礎である保
持手段１５上に設置される。

ある所定位置でカードは回動式カム装置によりスロット
中にクランプされる。実際、カードがスロット中にクラ
ンプされた時、カード上の回路端子は保持手段の対応回
路端子に係合する。ががる係合端子は′Ｖクスレープラ
グ又はＡＭＰコネクタど呼ばれることもある。第１図に
示す如く、回路カード１３が適所にクランプされた場合
、コネクタ端子１７及び１９はイれぞれコネクタ端子１
８及び２０に係合して、１−５Ｖから抵抗２２を通り接
地への回路ができる。従って、上記回路ができた場合、
その場所に「カードが存在」づることを示Ｊ接地信号が
ライン２１に供給される。ライン２１の信号は、回路カ
ードがともに使用されるデータ処理システムにとり重要
である。なぜなら、データ処理システムはある点で情報
の伝送をし又は伝送を受けるために、回路カードと協働
する周辺装置をアドレスＸＪ−るからである。データ処
理システムがあるプログラム装置を通じてカードが（従
って周′！２装置が）所定のスロットを通して通信可能
と「みなしている」が、実際には上記ス［Ｊツｌ〜には
インタフェース回路がない場合、主システムによるその
位置への間合わけに対し回路がＪＴ、　７ｆｈ゛に動作
していないことが示され、一層悪い場合には空いたスロ
ットで回路の応答がないために主システムの動作が「行
ぎづまってしまう」。

論理回路を回路カードに配置するために、Ｄ／Ａバス１
１に接続するあるラインには特定の割当をする。カード
１３が使用されるシステムとどもに使用される各カード
の相互交換を可能に覆る割当て規則に従わねばならない
。第１図の実施例では、ライン２３は読取り／書込み信
号を伝送づるＤ／Ａバス中のラインに指絞する。ライン
２３の読取り／幽込み信号はコネクタ端子２５．制御可
能バッファ２７を通って論理回路２つへ伝送される。制
御可能バッファ２７は、回路カード１３へのデータフロ
ーの出入を規制する主システム中の制御論理回路からの
制御信号により制御される。

かかる２方向データフローをよりよく理解するには、本
願と出願日及び譲受人が同じ同時米国出願「タイムセパ
レート２方向電流フロー装置」出願番号第３５１，７２
０号を参照されたい。制御可能バッファ２７は著名な集
積回路製造業者の製造による幾つかある市販のバッファ
のどれでもよいが、好ましい実施例ではアドバンスト　
マイクロ　デバイス社製の８３０７である。論Ｊ」回路
２９はナントゲート及びアンドゲートを適宜構成した群
である。回路２９でのナントゲート及びアンドゲートの
構成はうイン１０１に読取り信号を、ライン１０３に力
込み信号を供給するようにされている。

実際に、主システムの動作ｌｊ法により、ライン２３の
信号は占込み信号が事実発生していなし）限り常に読取
り信号を示す。

第１図に示す如く第２のライン３１はデーラス１−〇−
ブ信号を受取るＤ／Ａバス１１に接続される。本インタ
フェース回路が使用される主システムはタイミング信号
の一部として第１の期間はアドレスス１〜ローブ信号、
そののち適当な「無信号期間」、続いてデータストロー
ブ信号及びそののらの適当な無信号期間を与える。この
サイクル（より【」ツク信号発生器が「空まわり」状態
にないかぎり繰返される。アドレスス１へローブ信号及
びデータストローブ信号の目的は、インタフ手−ス回路
カードの要素を含めてシステム内の正当な要素を、アド
レスストローブ時間中は伝送された情報をアドレス情報
と見なし、データスト［］−ブ時間中は伝送された情報
は情報データと見なすよう条件付けることである。情報
データとは、金銭等の価値の如き会計問題で使用される
種類のデータ＆Ｓかりでなく命令データをも含む。デー
タストローブ信号はライン３１に沿ってコネクタ端子３
３゜制御可能バッファ３５を通って論理回路２９へ伝送
される。又、データストローブパルス（よ遅延線路３７
を通ってゲート回路３９へ伝送される。データストロー
ブパルスが遅延線路３７を通ることの意義は後に説明す
る。

コネクタ端子からの第３のラインは位置アドレス信号を
受取るためＤ／△バス１１に接続される。

インタフェース回路１３が使用される上システムは、各
スロット又は各保持手段位置が特定のアドレスを有する
にうにされている。アドレス情報（よシステムのメモリ
中に記憶され、そのメモリカ）ら引ぎ出されてきた場合
、それは単一の信号を発生するデコーダ装置を通る。こ
のように発生した単一の信号はアドレスされた特定のス
ロットを表わす。ライン４１上の信号は位置アドレス信
号を示づためＰＡと表示されている。位置アドレス信号
の意義は確認信号の説明により明らかとなろう。

位置アドレス信号はうイン４１に沿い、コネクタ端子４
５を通ってゲート３９及びデコーダ／１．７に伝送され
る。ｆ）　Ａ信号によりデコーダ４７は後に説明づる如
く出ツノ信号を供給する。

」ネクタ端子からＤ／Δバスへ接続づる第４のライン４
３は回路カードとともに使用される主システムへの応答
信号を供給するためのものである。

応＠信号は遅延データストローブパルス及び位置アドレ
ス信号が同時に存在Ｊ−ることに応答してゲート３って
発生される。応答信号はライン４８に沿い、コネクタ端
子４９．ライン４３を通ってＤ／Ａバス１１へ伝送し返
される。応答信号の意義を次に説明ザるに、主システム
が回路カード１３をアドレスした際、又はカード１３上
のインタフェース回路にデータを間合わせている際、上
述のＰＡ倍信号存在し、又データが要求されているので
、データストローブ信号が存在する。ｄ延装置３７は、
伝送されるデータを利用可能なものにする付加的小時間
をシステムに与えるために使用されている。主システム
は、実際にデータが伝送されない、又は伝送に供されな
い場合、主システム回路がデータを受取るにうな状態と
しない。従って、主システムはプログラムを続行するた
め応答信号が戻るのを待機する。遅延装置３７により僅
かに遅延させることで、付加的時間が必要などの要素も
（たとえば、データレジスタ５１は伝送準備のととのっ
たデータを有するため付加的時間が必要である）、通常
のデータストローブ信号により許される以上の時間が認
められる。

コネクタ端子からＤ／Ａバス１１へ接続される第５の回
路はＯから第６ビ′ツトの１組のアドレス信号を受取る
回路である。１絹のアドレス信号の低い方のビットはど
の情報がある位置をアドレスするかインタフェース回路
カードにある情報を供給する。７ビツ］〜は約１２８の
アドレスの組合わせを提供し、よって回路板は約１２８
アドレスに応答しつる。７ビツトはうイン５３上をコネ
クタ端子５５．バッファ５７を通りアドレスレジスタ５
９へ伝送される。ここでデータフロー経路の引込みが単
一線で示されているが、一群の並列ピッ１〜又は並列信
号を導くライン５３の場合と同様、実際は並列の多数の
ラインである。７ビツトはアドレスレジスタ５９にエン
タするが、後にわかるようにこれらのビットはアドレス
ストロ−１期間中にアドレスレジスタにエンタＪる。７
ビツトはアドレスレジスタでボールドされてデコーダ４
７に対し利用可能になり、デコーダ４７が位置アドレス
信号により動作された際デコーダ４７は多数ある可能な
出力信号の１つを供給Ｊる。

コネクタ端子からの第６の回路経路はアドレスストロー
ブ（ＡＳ）（６号を受取るＤ／△バス１１に接続される
。前述の如く、アドレスストローブ信号はある所定期間
発生し、データストローブ信号は他の期間発生して、そ
れぞれの信号の間には無信号期間がある。アドレススト
［］−ブ信号はうイン６１に沿い、コネクタ端子６３を
通り制御可能バッファ６５へ、そこからアドレスレジス
タに伝送され前述の如くアドレスストローブ期間中にこ
のレジスタを動作させる。

コネクタ端子から接続された第７の回路は、主システム
へ割込み＜ＩＮＴ）信号を伝送するＤ／Ａバス１１へ接
続される。割込み信号は、周辺装置により又は周辺装置
の為にインタフェース回路により発生され、周辺装置及
び／又はインタフェース回路に主システムの注意が必要
で主システムが扱わねばならない事態が起きていること
を示す。

たとえば、説明のためにデータレジスタ５１には［利用
可能受取りデータ］を表示されたボートを有する。この
ボートは情報が周辺装置から受取られた際にそこから情
報を伝送する。独立して動作する周辺装置がデータをデ
ータレジスタ５１に送り、データレジスタ５１はこのデ
ータが主システムにとり利用可能であると認めた場合、
インタフェース回路につぎ如何なる条件があるのか探す
よう主システムに要求する割込み信号を主システムに送
る。インタフェース回路が支配的になりつる。

つまり優先度格成のためにデータフロー経路の制御をし
うる回路であるなら、ライン６７の信号は内部要求信号
として動く。割込み信号は発生してから、ライン６７に
沿いコネクタ端子６９を通り、ライン７１に沿っＵ　ｌ
）　／　Ａバス１１に伝送される。

二］ネクタ９ｉ；子から接続する第８の回路は、第７か
ら第１５ピツ１〜の１絹のアドレス信号を受取るための
ものである。回路カード１３が動作づる主システムは、
２バイ１〜のワード（各バイトは８ピツ１へを有する）
で動作りることに注意されたい。

つまり、本システムの１ワードは１６ビツトである。Ｏ
ビットから第６ビツトまではライン５３を通じてカード
回路内へ伝送され、第７ビツトから、第１５ビツトまで
はライン７３を通じてカード回路内へ伝送、される。０
から第１５ビツトはライン７３及びライン５３を通りコ
ネクタ端子７５及びコネクタ端子５５を通り制御可能バ
ラノア７７及び５７を通ってデータレジスタ５１に伝送
される。

逆方向へは、１６ビツトはデータレジスタ５１がらライ
ン７９に沿い伝送されて、その後これらのうち７ビツ［
〜はライン８１．制御可能バッファ８３、相互接続端子
５５を通り、ライン５３に沿いＤ／Ａバス１１に伝送し
戻される。残りの９ビツトは接続点８４から制御可能バ
ッファ８５．］コネクタ端子５を通りライン７３に沿っ
てＤ／Ａハス１１に伝送される。

第１図には又ＲＯＭ装置８７が示されている。

好ましい実施例ではＲＯＭ８７は４にビットＲＯＭであ
り幾つかの動作を行なう。この説明では、ＲＯＭ８７の
行う２つの主要動作に注目する。ＲＯＭ８７に記憶され
るのは、回路１３を確認する確認信号及びこれに付加し
て診断ルーチン又はカード１３のインタフェース回路の
重要な要素をテストするのに使用される診断ルーチン信
号が記憶される。

ＲＯＭ読取り信号発生器８９はＲＯＭ８７に接続されて
おり、以下その出ノｊをＲＲＤで表ず。ＲＲＤ発生器８
９はデータストローブ（ＤＳ＞信号。

読取り／書込み信号、及びＷ１０１００存在に応答する
。ＤＳ信号はコネクタ端子３３を通って伝送された後ラ
イン９１に伝送される。第１図に示す如く、ライン９１
はＲＲＤ発生器８９に接続されている。読取り／書込み
信号はコネクタ端子２５を通って伝送された後ライン９
３に伝）スされる。

第１図に示ザ如く、ライン９３はＲＲＤ発生器８９に接
続されている。最後に、Ｗ１０１００デコーダ４７から
ライン９５に伝送される。第１図かられかるように、ラ
イン９５はＲＩ’＜　Ｄ発生器８９に接続されている。

ワードゼロ又はＷ１０１００前述の如きＯビットから第
６ビツｌ−までのアドレス情報の正しい組合わｌに応答
して発生する。アドレスレジスタ５９を通りデコーダ４
７に伝送されるこれらの７ビツトの正しい組合わけは、
システムがＲＯＭ　８７から読取りを行い、カウンタ９
７を増加しにうとりる際に単一の信号つまりＷ／○仁号
を生成する。ライン９９のＲｒ＜　Ｄ信ＶつによりＲＯ
Ｍ　８７は信号を読取り又はぞこから送り、ライン１０
１のＲＲＤ信号によりカウンタ９７は増加する。ＲＲＤ
信号が発生づる度にカウンタ９７は４ｊＪ加し、ＲＯＭ
８７の次に続く場所から読取られるようにする。ゲート
回路１０３の出力信号に応答してカウンタ９７はクリア
又はもとの位置にリセットされうろことに注意されたい
。クリア回路１０３はデータス１〜ローブ信号、読取り
／書込み信号、及びＷ／２信号に応答する。データスト
ローブ信号及び読取り／書込み信号は、ＲＲＤ信号発生
器８９に関連して述べた如くそれぞれライン９１及び９
３に沿って伝送される。Ｗ／２信号は第１図に示す如く
デコーダ４７により発生し、Ｗ／２信号は第１図に示す
如くクリア信号発生器１０３に接続するライン１０５に
伝送される。

診断ルーチンを回路カード１３のインタフェース回路に
行う際は、ＲＯＭ　８７の正しいデータ記憶場所がカウ
ンタ９′７の制御のもとに読取られる。

テスト情報及び命令はライン１０７に沿い、ライン７９
を下向きに、制御可能バッファ８３及び８５を通ってＤ
／Ａバス１１へ伝送される。

データレジスタ５１は接続端子１０９及び１１１を介し
て周辺装置コネクタ１１３に接続される。

好ましい実施例では、協働する周辺装置からの情報はコ
ネクタ１１３を通りライン１１５を通り連続、的にデー
タレジスタ内へ伝送される一方、他方の動作で情報信号
はデータレジスタ５１からライン１１７に沿いコネクタ
端子１０９を通って連続的に導かれる。

本インタフェース回路及びカードとの構成の幾つかの特
徴により、本インタフェース回路カードは主システムの
シＡ７−シのどの位置又はスロットにも交換可能に置け
る。前述の如く、カード１３が実際に存在することでコ
ネクタ端子１７及び１９はコネクタ端子１８及び２０で
開成されるので、主システムは選択カードがその位置に
存在Ｊることを事実知ることができる。通電するとライ
ン４１十の信号の如き特定のスロットをアドレス゛りる
信号を供給覆る単一のコネクタ端子を杓覆るので、イン
タフェース回路が代表するのが何であるかに関わらず、
そのス゛ロットのインタフェース回路は応答しうる。Ｒ
ＯＭ８７からＭ１１信号を出づことで自身を確認しうる
という意味で回路は自己充足的にしであるから、インタ
フェース回路はライン４１上の位置アドレス信号に応答
して、アドレスされたスロットに如何なる種類のインタ
フェース回路が位置するのか主システムに示づことがで
きる。確認信号を一部使用することで、主システムメモ
リ内のアドレス情報は再構成しつるので、一定のアドレ
ス情報に応じて回路カード１３と協働−づる周辺装置を
呼出ずよう構成されたソフトウェアプログラムは同一の
アドレス情報を使用しつづ【ノることかできる。アドレ
ス情報は常に主システムメモリからカード１３が位置す
る位置アドレスを引き出すよう動作覆る。最後に、甘木
カードに関しては、カード上にあるＲＯＭ８７が自己充
足的な診断ルーチンを有するのでインタフェースととも
に使用されるシステムは診断ルーチンに使用−りる分の
メｔリスペースを減らすことができる。

第２図を参照するに、第２図のレベルワン優先度状態を
実現“するために第１図の基本回路に付加する回路を示
す。第２図の回路はある優先度状態によっては先取され
るが、一方他の優先度を先取す′るよう設計されている
。第２図に示された要求信号は’ＤＭと略記された「直
接メモリアクセス」である。ｒ　Ｄ　Ｍ　Ｒ、，１は直
接メモリアクセス要求を意味し、ｒＤＭＧＪは許可され
た直接メモリアクレスを意味づる。他の形式の制御もこ
こに教示りる発明的概念の趣旨内で要求しつる。第３ａ
図は第２図の理解を助りるものである。第３ａ図でＰφ
−〇及びＰ１＝０の優先度を割当てられた回路はレベル
ゼロ又はレベルＯ優先度を有すると見なされる。レベル
ゼロは本装置では最低の優先度である。レベル「ワン」
回路（レベル七【］の次に高いレベル）はＰ１＝０及び
１つ０−１の優先値を有し、レベル「ツー」回路（教示
の装置では最高の優先度回路）はＰ＋＝１及びＰＯ−１
の優先値を右づる。第２図を再び参照されたい。

第２図にはレベルワン優先度を右づる回路が示されてい
る。本回路は接続１１３Ａを通じて周辺駅［σに（第１
図に示した上述の回路に沿って）接続される。周辺装置
（又はデータ処理装置）が共通データフロー経路を制御
する必要があるデータ処理を１−る時、周辺装置又はそ
のインタフェース回路は「内部要求」信号をライン１２
１に発生する。

本例では、これは直接メモリアクセスを゛りること、つ
まりデータをデータ処理方式のメモリ中へ直接伝送する
ことを求める。内部要求信号はハイ信号であり、アンド
ゲート１２３に伝送される。アンドゲート１２３の他方
の入力信号はＢＰＩ　Ｌラインから入来覆る。ＢＰＩ　
Ｌラインは説明上Ｄ／Ａバス１１の外側に示されている
が好ましい実施例ではラインｒＢＰφＬ」及（ｆ　ｒＢ
ＵｓＹＪ　同様Ｄ／Ａバス１１中にある。

回路のこの部分を説明ずれば明らかなように他のインタ
フェースカードが内部要求により、それがレベルツーの
優先度を有する場合、Ｂ　Ｉ）　１　Ｌラインにはロー
信号があり、アンドゲート１２３にはライン１２５にハ
イ出力信号を供給−りる条ｆ１がととのわない。今、８
１つ１Ｌラインに信号を出しているより高い優先度の回
路がないものとづるど、ラインはハイ（ｆｆｉ号をライ
ン１２７に沿いコネクタ端子１２９．オノ７ゲート１３
１を通じてアンドゲート１２３に供給する。従って、直
接メモリアクセスの制御を要求覆るより高い優先度の回
路がない場合、回路）Ｊ−ド１３のアンドゲート１２３
はナンドグー１−１３３にハイ信号を供給する。ナンド
グ−１〜１３３は、２つのハイ入力信号がある揚台ロー
出力信号を出し、入ツノ信号の一方がローであるならば
ハイ出力信号を出すよう動作づる。ナンドグーｈ　１３
３への他の入力信号はフリツブフ［」ツブ１３５のリレ
ット側の出力端（子から入来し、ノリツブフロップ１３
５がリセツ１−される時ハイである。ＤＭＲ信号はゲー
ト１３３の出力どして発生される。フリップフロップ１
３５は、ローからハイに移るり［−］ツタ信号が同時に
存在りる場合のみにライン１３７上のハイ信号によりそ
のセラ１〜側に移るＤ型フリップフ［」ツブである。第
２図の回路では、クロック信号はノアゲート１５７がら
の反転したＤＭＧ信号である。この情況では、フリツブ
フ［］ツブ１３５をセラ１〜側に移そうどローるハイ信
号がライン１３７上に生成されるが、ＤＭＧはまだ発生
していないのでフリップ７０ツブ１３５はぞのように転
移しない。ゲート１５９へは１つのハイ信号があるので
、このグー１〜はマスク開始信号を発生する条件にない
。ノリツブフロップ１３５はリセット状態にあるので、
ライン１４１に低いＤＭＲ２信号を生成するようにナン
トゲート１３３に充分条件を整えるハイ信号がライン１
３８にある。０ＭＲ２で表わされた信号は第２のスロッ
トにある特定のカードからの直接メモリアクセスの要求
を意味づる。ＤＭ　Ｒ２信号は、コネクタ端子１４３を
通じてＤ／Ａバス１１に移送される。同時に、フリップ
フロップ１３５のセット側からのロー信号はノアゲート
１４５へ伝送され、ゲート１４５はライン１４７よりコ
ネクタ端子１４９を通じ、ＢＵＳＹラインへシステムに
回路がふさがっていない仁とを示す高インピーダンス信
号を供給する。ライン１５１上の信号はフリップフロッ
プ１３５をリセットするリセット信号であり、この信号
は制御ツノが放棄された時に発生する。インタフェース
回路は、コネクタ端子１５５を通りノアゲート１５７に
伝送されるライン１５３上のＤＭＧパルス信号を待つ。

ＤＭＧ信号パルス（主システムよりの許可信号〉は、ラ
イン１３９にハイ信号を供給するロー信号であり、ライ
ン１３７にはハイ信号がまだあるから、フリップフロッ
プ１３５はセット側に移る。ＤＭＧパルスが消えると、
ゲート１５９にはロー信号があり、ゲート１５９はマス
タ開始信号を出す条ｆ１が充分になる。

第２図に示したカード制御論理回路１５６はライン１５
８からマスタ間始信号、ライン１６０から先取信号、及
びライン１２１から内部要求信号を供給される。マスク
開始信号が発生し、内部要求が続いているなら、カード
制御論理１５６は、ＤＳ、ＡＳ、ＲＤ／ＷＲＴ等の、デ
ータを周辺装置とシステム記憶手段との間で伝送しあう
ことを要求づる制御信号を出す。伝送が完了した時、内
部要求信号（消えて、ドロップマスク信号が発生ずる。

ドロップマスク信号は制御回路１５６からの制御信号を
終らＶ１ライン１５１を伝送されて、フリップフロップ
１３５をリセツｉ〜し、これによりゲート１５９からの
マスク開始信号を終らける。

カード制御論理１５６は、回路がバスの制御をする（つ
まり支配り−る）ようになつｌ〔後でも先取信号を監視
する。より高い優先度のインタフェースカードがその優
先性を行使する場合、ライン１６０上の先取信号により
カード制御論理回路１５６はそれがその時に行なわれて
いるバスサイクルの終了時、ドロップマスク信号を発生
し、従ってフリップフロップ１３５をリセットする。上
記の如く、ドロップマスク信号は回路のバス制御を放棄
ゼしめる。

従って、より高い優先度の回路が制御を求めていない場
合、第２図の回路が如何にしてＤＭＲ信号を生成するの
かが説明された。次により高い優先度の回路が制御を求
めている場合につき説明する。

より高い優先度の回路（この場合はレベル［ツーＪの優
先度の回路）が、その内部要求に従うカード１３に先行
して既に内部要求に従っていた場合、ＢＰＩ　Ｌライン
はローで、ロー信号はコネクタ端子１２９．オアゲート
１３１を通じて伝送されアンドゲート１２３をライン１
２１上の内部要求信号に対し応答しないようにぽしめる
。要゛丈るに、ＢＰｌ　１−ライン上の［］−信号は、
カード１３上の回路がライン１４１上にＤＭＧ信号を生
成り′るのを先取りる。第２図の回路には「ラストルッ
ク」性がある。カード１３上の回路が既にＤＭＧ信＞Ｅ
を発生しているが、ＤＭＧ信８をまだデータ処理シスデ
ムから受取ってｉＪ）らず、ぞしＣ１この期間によりに
ｂい優先度の回路が［３ｐ　ｉ　ｌ−ラインを駆動りる
場合、「ラストルック」性が意味をもつ。

アンドグー１へ１２３へのＢＰＩ　Ｌ入力信号がＬｌ　
−となるど、ライン１３７１の１８号が１」−となるの
は明らかである。フリップ７０ツブ１３５はｆ）　ＭＯ
信号が発生している場合、ライン１ご３７土にハイイ１
゛；号の存在が必要であるから、マスク開始信号もバス
制御獲得もないのは明らかである。よって、たとえ回路
が要求をおえ、許可の受取り間近か（゛あったとしても
、「ライ１−ルック」性があるから、Ｊ、り高い優先度
の回路がその優先ラインを主張する場合、要求は取消さ
れ、その許可も無視される。

第３図の前に第４図につき説明覆る。第４図は２木のラ
イン１７５及び１７７を示す。レジスタからの２つの信
号はプログラムに応じて、ライン１７５及び１７７上を
比較装置１７９へ伝送される。比較装置１７９は幾つか
ある市販の回路のどれでもよく、好ましい実施例ではテ
キサス　インスツルメンツ社製の７４３８５である。第
４図から知られる如く、ライン１８１及び１８３は第３
図のＢＰφＬ及びＢ　Ｐ　１　Ｌに接続されている。Ｊ
、って、ライン１８１及び１８３は優先度構成中の全回
路により供給される電圧レベル信号を伝える。

比較器１７９において、ライン１７５及び１７７上の回
路カード用にプログラムされた１０先度信号（比較器１
７９中の記号Ａφ及びΔ１）はＢＰφＬ及びＢＰ１Ｌラ
イン上の信号（比較器１７９中で記号Ｂφ及びＥ３１）
と比較される。Ａ　ｉＪ＜　Ｂより小さい場合はライン
１８５上にローの先取信号が出される。ΔがＢより大き
いか等しい場合はローの先取信号は発生しない。

第３図を参照するに、プログラム可能優先度回路におい
てライン１８５ｆにロー信号がある場合、回路”はアン
ドグー１〜１６１が充分条件を整えないＪ、うにり−る
ことで先取される。アンドゲート１６１が充分条件を整
えられない場合、ナントゲート１６３はＤＭＲ信号を出
さない。第３図の論理回路１８６は第４図の回路を含む
ものである。第３図には３つのレベル回路がある。レベ
ルゼし１回路では、ＢＰφＬライン上のＤ−信号（よア
ン］ζグー１〜１６１が充分に条件を整えられないよう
にづ゛ることで回路を先取する。アンドグー１〜１６１
がｙ５分に条件を整えられない場合、ナンドグー１〜１
６３はＤＭＲ信号を出さない。フリップフロップ１３５
用回路構成は第２図のものと同じである。レベルワン回
路は第２図のものと同じである。レベルツー回路は先取
回路がない点で幾分異なって０る。内部要求信号はフリ
ップフロップ１６７（こ直接伝送される３、レベルツー
回路は最高の優先度の回路であって、それを先取するよ
り優先度番よな０゜レベルツー回路においては、Ｂ　ｌ
）φＬ及びＢ１〕１Ｌラインの両方が任意のより低い優
先度回路を先取された状態にりるためローとされる。さ
て、共通データフロー経路の制御を要求づる同一優先度
の２つの回路がある場合には、主システム回路力（、そ
れを決定づる手段を提供する。

第２図に示す如く、−組の端子Ａ　ｂＸらＨカへコネク
タ端子１２９及び１３０に接続されるｈ１又【まこれに
極く近接している。回路カードカ〜レベルワン侵先度で
動作する場合、ジャンパ１３２及び１３４は図示の如＜
ＢＰＩ　Ｌラインからの先取イ言号を供給しＢＰφＬラ
インからの低０信号を（３％給するように置かれる。回
路カード１３がレベルゼロ優先度で動作する揚台、ジャ
ンパ１３４ＧよりＰφＬラインからの先取信号を供給す
るＪ、うＣ−Ｄ　Ｑ高子に置かれ、又レベルゼロ回路は
先取のため（こＬｚｂ＼なるラインも使用しないのでジ
ャンノ＜　１３２　＆ま取除かれる。回路カード１３が
レベルツー優先度で動作する場合、回路がＢＰφＬライ
ン及びＢＰＩＬライン両方を使用しうるようにジＶンノ
＜　１３４は端子Ｇ−Ｆに位置しジャンパ１３２（ま７
子Ａ−Ｂにおかれる。又、ＨＶ（高電圧）力）らファン
トゲート１２３ヘハイレベル信号を供給づ゛るＩこめ端
子（、−Ｈ間にジャンパが必要なことがある。

ジ（７ンバを移りのは優先構成の変更を実行するたりの
しので説明のために示されたｊ１ｉ純な構成である３、
第４図の回路はこの問題を電気的に解決りる乙のである
。

本シスデムは次のように動作り−る。（１）過度にＩ１
０アドレス用のメモリスペースを使用することなく多数
の可能な選択肢からの選択を１０能にりる。

（２）診断ルーチンを主システムの記憶手段で温度のメ
しリスペースを利用覆ることなく各インタノ■−ス回路
で作動さける。（３）イの保持手段にｄ３いＣどのＪ、
うに交換されたかに関わらヂ各インタフ上−ス回路カー
ドにアドレスデニ１−ド回路を設（）ないま３Ｌインタ
フ工−ス回路カードをアドレスづる。

（４）異なる優先度を有づ′る要求中のインタフェース
カードで、優先度の決定をりる。ら）１ラス１−ルック
」を１１い、共通データフロー経路制６＋１要求が出さ
れ、又は治可された後でし連続的に監視をして、高い優
先度の要求がなされた場合システｌ＼がその要求を受り
入れるｊ、うにづる。（６）能動インタフェース回路間
に空いたス目ツｌ〜があってしかよりないようなインタ
フェースカードの相互交換を可能にづる。

【図面の簡単な説明】

第１図は優先度装置を除いた基本的インフッｌ−ス回路
の概略的ブロック図、第２図は異なる優先度の回路間で
優先度を決定づるのに必要な回路を説明づるブロック図
、第３図はプログラム可能優先度又は３つのレベルの優
先度の認識を実行づるのに使用される回路の概略図、第
３ａ図はインタフェース回路カードの様々な優先順位を
示づ表、第４図はプログラム可能優先度回路のブロック
系統図である。 １１・・・ＤＡババス１３・・・回路カード、１５・・
・保持手段、１７．１８．１９．２０．２５．３３゜４
５．４９．５５．６３．６９．７５，１０９゜１１１・
・・コネクタ端子、２２・・・抵抗、２７，３５゜６５
．７７．８３’、８５・・・制御可能バッファ、２９・
・・論理回路、３７・・・遅延線路、４７・・・デ」−
ダ、５１・・・データレジスタ、５７・・・バッファ、
５９・・・アドレスレジスタ、８７・・・ＲＯＭ、８９
・・・ＲＯＭ読取り信号発生器、９７・・・カウンタ、
１０３・・・クリア回路、１１３・・・周辺装置］ネク
タ、１１３Ａ・・・接続、１２９，１４３，１４９，１
５５・・・コネクタ端子、１３２，１３４・・・ジャン
パ、１３５，１６７・・・フリップフロップ、１５６・
・・カード制御論理回路、１７９・・・比較装置、１８
６・・・論理回路。 特許出願人　ディジタル　イクイップメント１８６ 第１頁の続き ・７？１発明者ホール・シー・コツシエンルーサー アメリカ合衆国マサチュセッッ 州０１５０３ベルリン・ダービー・ ロードア１番地 （ゆ発　明　者　ディピッド・ジエイ・シャニンアメリ
カ合衆国マサチュセッッ 州０１７７６サドバリー・シュライ ・ロード５番地 （？■発　明　者　ロナルド・エム・サレットアメリカ
合衆国マサチュセッッ 州０１７０１フラミンガム・オーク ベール・ロード４２番地 手続ン市正書く方式） ％式％ １、事件の表示 昭和５８年　特許願　第３０１６９号 ２、発明の名称 交換可能インタフェース回路構成 ３、補正をする者 特許出願人 住　所　アメリカ合衆国　マサヂュセツツ州　０１７５
４メイナード　パウダーミル　ロード　１１１番地名　
称　ディジタル　イクイツブメン１〜　コーポレーショ
ン代表者　トーマス　シー　シークマン （国籍　アメリカ合衆国） ４、代理人 住　所　〒１０２　　東京都千代田区麹町５丁目７番地
５、補正命令の日付 昭和５８年５月３１日（冗送口） Ｋ宜へ ６、　補正の対象 明１１［１書の発明の詳細な説明、図面の簡単な説明の
各欄及び図面。 ７、補正の内容 （１）明細書中、第２５頁第３行目記載の「第３ａ図は
」を、 上記表はインタフェース回路カードの様々な優先順位を
示す表であり、」 と補正する。 （２同、同頁第４行目記載の「第３ａ図」を「上記表」
と補正する。 ■　同、第３６頁第９行目乃至第１０行目記載の「第３
ａ図・・・す表、」を削除する。 （４）図面中、第３ａ図を削除７゛る。 ６）同、第３図を別紙のとおり補正する（浄書内容に変
更なし）。

Claims (1)

1. 【特許請求の範囲】 １、　データ信号処理回路をデータ信号応答手段に接続
   し、該データ信号処理手段は複数のインタフ１−ス回路
   手段の各々と協働する部分と係合りるＦ：！数の絹の選
   択回路端子を有し、各組の少なくとも１つの選択回路端
   子はその位置を示づ協働アドレスデータ信号に応答する
   ものぐあって、回路設置手段に設けられた回路部分が該
   選択回路端子の協働づ−るものど係合するようにづる回
   路設置手段と、該回路設置手段に設【プられ、一部分が
   該選択端子の第１のものと係合し、該複数のインタフェ
   ース回路手段のどれが該回路設置手段に設置されている
   かを示す信号を該データ信号処理手段に供給する第１の
   回路手段と、該回路設置手段に設【ブてあり、該第１の
   回路手段と協動データ信号応答手段に接続されてデータ
   信号が該データ信号処理回路と該協働データ信号応答手
   段の間を伝送されうるようにした第２の回路との組合わ
   せよりなることを特徴とづるインタフェース回路構成。 ２、　該第１の回路手段は、診断ルーチン命令信号を該
   データ信号処理手段に供給して選択された時間に該デー
   タ信号処理手段が該インタフェース回路手段に信号を伝
   送して該回路設置手段に設けられた回路の選択された部
   分に診断テストを行わせるようにしたデータ信号発生手
   段を含むことを特徴とする特許請求の範囲第１項記載の
   インタフェース回路構成。 ３、　該第１の回路手段はアドレスレジスタ及びこれに
   接続され、該データ信号処理手段から伝送されたアドレ
   ス信号を一時的にボールドしてから該データ信号発生手
   段へ制御信号を供給するためにデコードする信号手段を
   ○む特許請求の範囲第２項記載のインタフェース回路構
   成。 ４、該第１の回路手段の該一部分は該選択回路端子の組
   の該受なくとも１つの選択回路端子のいずれかに係合し
   て、該第１の回路手段がアドレス回路端子が係合する該
   受なくとも１つの選択回路端子どｌＩル働づるアドレス
   データ（５月に応答して勅作りるようにしたアドレス回
   路端子からなることを特徴とづる待ム′［請求の範囲第
   １項記載のインタフ上−ス回路構成。 ５、　該データ信号処理回路の該選択回路端子の２つは
   選択存在回路の一部であり、該第１の回路手段は該デー
   タ信号処理回路の該２つの選択存在端子に係合して、係
   合の際に回路設置手段が選択存在信号が確認する位置で
   係合づることをデータ信号処理回路に承り選択存在信号
   を供給りる２つの係合選択存在端子を含むことを特徴と
   する特許５１′］求の範囲第１項記載のインタフコ二−
   ス回路構成。 ６、　該第１の回路手段は該データイ３月処理回路から
   の第１のストローブ信号を受取る該選択回路端子の１つ
   に接続される第１のス１〜［Ｊ−ブ（ｒｉ　Ｆｊ手段と
   、該アドレス回路端子及び該第１のストローブ信号手段
   と接続され、ス］〜［］−ブ信号とインタフェース回路
   がアドレスされたことを該データ信号処理回路に示す該
   アドレス回路端子上の信号とが同時に存在づることに応
   答して応答信号を発生する第１の論理回路を含むことを
   特徴とする特許請求の範囲第４項記載のインタフェース
   回路構成。 ７、該第１のデーラス１〜ロー１手段と該第１の論理回
   路の間に接続されており該応答信号を遅延させる信号遅
   延手段を更に右することを特徴とする特許請求の範囲第
   ６項記載のインタフェース回路構成。 ８、該データ信号発生手段はリードＡンリメ七りであり
   、該リードオンリメモリに接続されて、該リードオンリ
   メー［りの各アドレスをその増加に応じて作動させるカ
   ウンタが設けられている特許請求の範囲第２項記載のイ
   ンタフェース回路構成。 ９、　該第１の回路手段は協働データ信号応答手段から
   データ信号を受取り記憶する該第２の回路に接続された
   データレジスタを含むことを特徴とする特許請求の範囲
   第１項記載のインタフェース回路構成。 １０、該第１の回路は該データ信号処理回路中のデータ
   フロー経路制御の要求を覆る手段を含み、他のインタフ
   ェース回路手段に適合し−Ｃ１該データフロー経路制御
   を得ることに関しそのように接続されたインタフ」−−
   ス回路間での（憂先度の決定に寄与する優先度決定回路
   を含むことを特徴とする特許請求の範囲第１項記載のイ
   ンタフェース回路構成。