JPS6162961A - 入出力機器 - Google Patents
入出力機器Info
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- JPS6162961A JPS6162961A JP59184897A JP18489784A JPS6162961A JP S6162961 A JPS6162961 A JP S6162961A JP 59184897 A JP59184897 A JP 59184897A JP 18489784 A JP18489784 A JP 18489784A JP S6162961 A JPS6162961 A JP S6162961A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、データ処理システムに係り、特に内部バス
を介してＣＰＵとデータの授受を行なう入出力機器に関
する。
を介してＣＰＵとデータの授受を行なう入出力機器に関
する。
［発明の技術的背景］
一般に、データ処理システムは、ＣＰＵと、同ＣＰＵと
内部バス例えば入出力バスを介して接続される複数の入
出力機器とを含んでいる。各入出力機器は、ＣＰＵとの
データの授受のために、それぞれ固有の機器アドレスを
有する。しかして、ＣＰＵは、その機器アドレスを用い
て入出力機器を指定することにより、所望の入出力機器
との間でデータの授受を行なう。
内部バス例えば入出力バスを介して接続される複数の入
出力機器とを含んでいる。各入出力機器は、ＣＰＵとの
データの授受のために、それぞれ固有の機器アドレスを
有する。しかして、ＣＰＵは、その機器アドレスを用い
て入出力機器を指定することにより、所望の入出力機器
との間でデータの授受を行なう。
［背景技術の問題点］
上記したデータ処理システムにおいて、各入出力機器に
対し、例えばセットアツプなどのために共通の制御デー
タをＣＰＵから転送する場合がある。この場合、従来の
システム（入出力機器）では、ＣＰＵは、上記機器アド
レスにより各入出力機器を順に機器指定し、その都度共
通の制御デー夕を対応する入出力機器に転送しなければ
ならなかった。このため、特にシステムを構成する入出
力機器の数が多い場合には、ＣＰＵに多大な負荷がかか
ると共に処理速度が低下する問題があった。
対し、例えばセットアツプなどのために共通の制御デー
タをＣＰＵから転送する場合がある。この場合、従来の
システム（入出力機器）では、ＣＰＵは、上記機器アド
レスにより各入出力機器を順に機器指定し、その都度共
通の制御デー夕を対応する入出力機器に転送しなければ
ならなかった。このため、特にシステムを構成する入出
力機器の数が多い場合には、ＣＰＵに多大な負荷がかか
ると共に処理速度が低下する問題があった。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、内部バスを介してＣＰＵと接続される複数の入出力機
器を備えたデータ処理システムにおいて、予め定められ
た複数の入出力機器に共通のデータを転送する場合の同
時機器指定を可能とする入出力機器を提供することにあ
る。
、内部バスを介してＣＰＵと接続される複数の入出力機
器を備えたデータ処理システムにおいて、予め定められ
た複数の入出力機器に共通のデータを転送する場合の同
時機器指定を可能とする入出力機器を提供することにあ
る。
［発明の概要］
この発明では、内部バスを介してＣＰＵと接続される複
数の入出力機器を備えたデータ処理システムにおいて、
上記各入出力機器に、内部バス上の機器アドレスをデコ
ードするデコーダと、第１及び第２フリツプ７０ツブと
を設けるようにしている。上記デコーダは、内部バス上
の機器アドレスが該当入出力機器に固有の第１機器アド
レスである場合に第１デコード信号を出力し、同機器ア
ドレスが予め定められた複数の入出力機器に共通の第２
機器アドレスである場合に第２デコード信号を出力する
。第１フリップフロップは、デコーダからの第１デコー
ド信号に応じてセットし、自機器だけが機器指定された
ことを示す。また、第２フリップフロップは、デコーダ
からの第２デコード信号に応じてセットし、自機器を含
む予め定められた入出力機器群が共通に機器指定された
ことを示す。
数の入出力機器を備えたデータ処理システムにおいて、
上記各入出力機器に、内部バス上の機器アドレスをデコ
ードするデコーダと、第１及び第２フリツプ７０ツブと
を設けるようにしている。上記デコーダは、内部バス上
の機器アドレスが該当入出力機器に固有の第１機器アド
レスである場合に第１デコード信号を出力し、同機器ア
ドレスが予め定められた複数の入出力機器に共通の第２
機器アドレスである場合に第２デコード信号を出力する
。第１フリップフロップは、デコーダからの第１デコー
ド信号に応じてセットし、自機器だけが機器指定された
ことを示す。また、第２フリップフロップは、デコーダ
からの第２デコード信号に応じてセットし、自機器を含
む予め定められた入出力機器群が共通に機器指定された
ことを示す。
［発明の実施例］
以下、この発明の一実施例を第１および第２図を参照し
て説明する。第１図はこの発明の一実施例に係る入出力
機器１０−１の要部の構成を示し、第２図は第１図の入
出力機器１０−１をｎ台有してなるデータ処理システム
を示す。各入出力機器１Ｏ−１（ｉ＝１〜ｎ）は、内部
バス、例えばＣＰ Ｕ １１の入出力バス１２に接続さ
れている。この例において、入出力バス１２は、機器ア
ドレス、コマンド、およびデータの転送に供されるデー
タバス１３、およびコントロールバス１４からなる。コ
ントロールバス１４は、データバス１３によって機器ア
ドレスが転送されていることを示すアドレス信号ライン
１５、データバス１３によってコマンドが転送されてい
ることを示すコマンド信号ライン１６、およびデータバ
ス１３によってデータが転送されていることを示すデー
タアベイラブル信号ライン１７を含む。
て説明する。第１図はこの発明の一実施例に係る入出力
機器１０−１の要部の構成を示し、第２図は第１図の入
出力機器１０−１をｎ台有してなるデータ処理システム
を示す。各入出力機器１Ｏ−１（ｉ＝１〜ｎ）は、内部
バス、例えばＣＰ Ｕ １１の入出力バス１２に接続さ
れている。この例において、入出力バス１２は、機器ア
ドレス、コマンド、およびデータの転送に供されるデー
タバス１３、およびコントロールバス１４からなる。コ
ントロールバス１４は、データバス１３によって機器ア
ドレスが転送されていることを示すアドレス信号ライン
１５、データバス１３によってコマンドが転送されてい
ることを示すコマンド信号ライン１６、およびデータバ
ス１３によってデータが転送されていることを示すデー
タアベイラブル信号ライン１７を含む。
第１図の入出力機器１０−１において、２１は（入出力
バス１２内の）データバス１３上の機器アドレスをデコ
ードするデコーダ、２２．２３はアドレス信号ライン１
５上のアドレス信号がアクティブの場合に、デコーダ２
１からの第１、第２デコード信号に応じてセットするフ
リップフロップ（以下、Ｆ／Ｆと称する）である。２４
．・・・２５はＦ／Ｆ２２からの出力信号に応じて（コ
ン１ヘロールバス１４内の対応する信号ライン、例えば
）コマンド信号ライン１６、・・・データアベイラブル
信号ライン１７上の信号をゲー１〜するアンドゲート（
以下、ＡＮＤと称する）、２６、・・・２７はＦ ／
Ｆ ２３からの出力信号に応じて（コントロールバス１
４内の対応する信号ライン、例えば）コマンド信号ライ
ン１６、・・・データアベイラブル信号ライン１７上の
信号をゲートするＡＮＤ （アンドゲート）である。２
８．・・・２９はＡ Ｎ Ｄ ２４．・・・２５からの
出力信号に応じてデータバス１３上のデータ（機器アド
レス、コマンドなどを含む）をラッチするレジスタ（以
下、ＲＥＧと称する） 、３０．・・・３１はＡ Ｎ
Ｄ ２６．・・・２７からの出力信号に応じてデータバ
ス１３上のデータをラッチするＲＥＧ （レジスタ）で
ある。なお、Ｆ ／ Ｆ ２２からの第１デコード信号
がアクティブの場合に、コントロールバス１４内の対応
する信号ライン（例えば図示せぬデータリクエスト信号
ライン）上の信号に応じてデータを送出する回路などは
省略されている。
バス１２内の）データバス１３上の機器アドレスをデコ
ードするデコーダ、２２．２３はアドレス信号ライン１
５上のアドレス信号がアクティブの場合に、デコーダ２
１からの第１、第２デコード信号に応じてセットするフ
リップフロップ（以下、Ｆ／Ｆと称する）である。２４
．・・・２５はＦ／Ｆ２２からの出力信号に応じて（コ
ン１ヘロールバス１４内の対応する信号ライン、例えば
）コマンド信号ライン１６、・・・データアベイラブル
信号ライン１７上の信号をゲー１〜するアンドゲート（
以下、ＡＮＤと称する）、２６、・・・２７はＦ ／
Ｆ ２３からの出力信号に応じて（コントロールバス１
４内の対応する信号ライン、例えば）コマンド信号ライ
ン１６、・・・データアベイラブル信号ライン１７上の
信号をゲートするＡＮＤ （アンドゲート）である。２
８．・・・２９はＡ Ｎ Ｄ ２４．・・・２５からの
出力信号に応じてデータバス１３上のデータ（機器アド
レス、コマンドなどを含む）をラッチするレジスタ（以
下、ＲＥＧと称する） 、３０．・・・３１はＡ Ｎ
Ｄ ２６．・・・２７からの出力信号に応じてデータバ
ス１３上のデータをラッチするＲＥＧ （レジスタ）で
ある。なお、Ｆ ／ Ｆ ２２からの第１デコード信号
がアクティブの場合に、コントロールバス１４内の対応
する信号ライン（例えば図示せぬデータリクエスト信号
ライン）上の信号に応じてデータを送出する回路などは
省略されている。
次に、この発明の一実施例の動作を説明する。
ＣＰＵ１１は、入出力機器１０−１〜１０−ｎの１つ（
例えばｉ＝１である入出力機器１Ｏ−ｉ）に所望のデー
タを転送したい場合、まずデータ転送先の入出力機器に
固有の機器アドレスを（人出カルス１２内の）データバ
ス１３上に出力する。また、ｃｐｕｉｉは、機器アドレ
スの出力と同時に、データバス１３上に機器アドレスが
出力されていることを示す（コン１〜ロールバス１４内
の）アドレス信号ライン１５上の制御信号〈アドレス信
号）をアクティブにする。
例えばｉ＝１である入出力機器１Ｏ−ｉ）に所望のデー
タを転送したい場合、まずデータ転送先の入出力機器に
固有の機器アドレスを（人出カルス１２内の）データバ
ス１３上に出力する。また、ｃｐｕｉｉは、機器アドレ
スの出力と同時に、データバス１３上に機器アドレスが
出力されていることを示す（コン１〜ロールバス１４内
の）アドレス信号ライン１５上の制御信号〈アドレス信
号）をアクティブにする。
入出力機器１０−ｉ （ｉ ＝ １）内のデコーダ２１
は、データバス１３上の機器アドレスが自機器に固有の
機器アドレスである場合、アクティブな第１デコード信
号をＦ ／ Ｆ ２２に出力するように構成されている
。Ｆ ／ Ｆ ２２は、この例のようにコントロールバ
ス１４上の制御信号（アドレス信号）がアクティブであ
る場合、デコーダ２１からの第１デコード信号によりセ
ットする。これにより、自機器だ（′ｊが選択指定され
たことが示される。
は、データバス１３上の機器アドレスが自機器に固有の
機器アドレスである場合、アクティブな第１デコード信
号をＦ ／ Ｆ ２２に出力するように構成されている
。Ｆ ／ Ｆ ２２は、この例のようにコントロールバ
ス１４上の制御信号（アドレス信号）がアクティブであ
る場合、デコーダ２１からの第１デコード信号によりセ
ットする。これにより、自機器だ（′ｊが選択指定され
たことが示される。
これに対し、入出力機器１０−１〜１０−ｎのうちの所
定のｍ（ｍ≦ｎ）台（例えばｉ＝１〜ｍの入出力機器１
Ｏ−ｉ）に（例えばセットアツプのために）所望のデー
タを共通に転送したい場合、ＣＰ Ｕ １１は、まずデ
ータ転送先となるｍ台の入出力機器（入出力機器１０−
１〜１０−ｍ）に共通の機器アドレスを（入出力バス１
２内の）データバス１３上に出力する。また、ＣＰ Ｕ
１１は、機器アドレスの出力と同時に、データバス１
３上に機器アドレスが出力されていることを示す（コン
トロールバス１４内の）アドレス信号ライン１５上の制
御信号（アドレス信号）をアクティブにする。各入出力
機器１０−ｉ （： ＝ １−ｍ）内のデコーダ２１は
、データバス１３上の機器アドレスが予め定められた共
通の機器アドレスである場合、アクティブな第２デコー
ド信号をＦ ／ Ｆ ２３に出力するように構成されて
いる。Ｆ／Ｆ２３は、この例のようにコントロールバス
１４上の制御信号（アドレス信号）がアクティブである
場合、デコーダ２１からの第２デコード信号によりセッ
トする。
定のｍ（ｍ≦ｎ）台（例えばｉ＝１〜ｍの入出力機器１
Ｏ−ｉ）に（例えばセットアツプのために）所望のデー
タを共通に転送したい場合、ＣＰ Ｕ １１は、まずデ
ータ転送先となるｍ台の入出力機器（入出力機器１０−
１〜１０−ｍ）に共通の機器アドレスを（入出力バス１
２内の）データバス１３上に出力する。また、ＣＰ Ｕ
１１は、機器アドレスの出力と同時に、データバス１
３上に機器アドレスが出力されていることを示す（コン
トロールバス１４内の）アドレス信号ライン１５上の制
御信号（アドレス信号）をアクティブにする。各入出力
機器１０−ｉ （： ＝ １−ｍ）内のデコーダ２１は
、データバス１３上の機器アドレスが予め定められた共
通の機器アドレスである場合、アクティブな第２デコー
ド信号をＦ ／ Ｆ ２３に出力するように構成されて
いる。Ｆ／Ｆ２３は、この例のようにコントロールバス
１４上の制御信号（アドレス信号）がアクティブである
場合、デコーダ２１からの第２デコード信号によりセッ
トする。
これにより、自機器を含む所定の入出力機器が指定され
たことが示される。
たことが示される。
ＣＰ Ｕ １１は、機器アドレスおよびアドレス信号を
出力した後、対応する入出力機器１０−ｉ （内の図示
せぬ応答回路）から応答が返されると、データバス１３
上に所望のデータを出力すると共に、コントロールバス
１４内の対応する信号ライン上の制御信号をアクティブ
にする。今、データバス１３にコマンド（コマンドデー
タ）が出力され、コマンド信号ライン１６上の制御信号
（コマンド信＠）がアクティブにされたものとする。も
し、ＣＰＵ１１からの入出力機器１０−ｉ （ｉ ＝
１ ）だけを指定する機器アドレスにより、入出力機器
１０−ｉ （ｔ ＝ １ ）内のＦ ／ Ｆ ２２がセ
ットされている場合には、コマンド信号ライン１６上の
アクティブな制御信号は、入出力機器１０−ｉ （ｉ
＝ １ ）内のＡＮＤ２４を介してＲＥＧ２８に導かれ
る。これにより、データバス１３上のコマンドは、入出
力機器１０−ｉ （ｉ ＝ １ ）内のＲＥＧ２８だけ
にラッチされる。これに対し、ＣＰＵ１１からの各入出
力機器１ｏ−ｔ ＜ １＝ １〜ｍ）を共通指定する機
器アドレスにより、各出力機器１Ｏ−１（ｉ−１〜ｍ）
内のＦ ／ Ｆ ２３がそれぞれセットされている場合
には、コマンド信号ライン１６上のアクティブな制御信
号は、各入出力機器１０−ｉ （ｉ ＝１〜ｍ）内のＡ
ＮＤ２６を介してＲＥＧ３０に導かれる。これにより、
データバス１３上のコマンドは、各入出力機器１Ｏ−１
（ｉ−１〜ｍ）内のＲＥＧ３０に同時にラッチされる。
出力した後、対応する入出力機器１０−ｉ （内の図示
せぬ応答回路）から応答が返されると、データバス１３
上に所望のデータを出力すると共に、コントロールバス
１４内の対応する信号ライン上の制御信号をアクティブ
にする。今、データバス１３にコマンド（コマンドデー
タ）が出力され、コマンド信号ライン１６上の制御信号
（コマンド信＠）がアクティブにされたものとする。も
し、ＣＰＵ１１からの入出力機器１０−ｉ （ｉ ＝
１ ）だけを指定する機器アドレスにより、入出力機器
１０−ｉ （ｔ ＝ １ ）内のＦ ／ Ｆ ２２がセ
ットされている場合には、コマンド信号ライン１６上の
アクティブな制御信号は、入出力機器１０−ｉ （ｉ
＝ １ ）内のＡＮＤ２４を介してＲＥＧ２８に導かれ
る。これにより、データバス１３上のコマンドは、入出
力機器１０−ｉ （ｉ ＝ １ ）内のＲＥＧ２８だけ
にラッチされる。これに対し、ＣＰＵ１１からの各入出
力機器１ｏ−ｔ ＜ １＝ １〜ｍ）を共通指定する機
器アドレスにより、各出力機器１Ｏ−１（ｉ−１〜ｍ）
内のＦ ／ Ｆ ２３がそれぞれセットされている場合
には、コマンド信号ライン１６上のアクティブな制御信
号は、各入出力機器１０−ｉ （ｉ ＝１〜ｍ）内のＡ
ＮＤ２６を介してＲＥＧ３０に導かれる。これにより、
データバス１３上のコマンドは、各入出力機器１Ｏ−１
（ｉ−１〜ｍ）内のＲＥＧ３０に同時にラッチされる。
上記したように、この実施例によれば、入出力機器１０
−１〜１０−ｍは、ＣＰ Ｕ １１からの共通機器アト
レス指定により、ＣＰＵ１１からの共通の転送データを
同時に受取ることができる。したがって、この場合（ｍ
台の入出力機器に共通のデータを転送する場合）におけ
るｃ ｐ ｕ ｉｌの負担は、従来の１／ｍに減少する
。また、データ転送速度は、実質的にｍ倍なる。
−１〜１０−ｍは、ＣＰ Ｕ １１からの共通機器アト
レス指定により、ＣＰＵ１１からの共通の転送データを
同時に受取ることができる。したがって、この場合（ｍ
台の入出力機器に共通のデータを転送する場合）におけ
るｃ ｐ ｕ ｉｌの負担は、従来の１／ｍに減少する
。また、データ転送速度は、実質的にｍ倍なる。
なお、第１図に示すデコーダ２１およびＦ ／ Ｆ ２
２゜２３を含む入出力制御部分は、入出力機器本体と同
一筐体に収容されていても、入出ツノ機器本体から分離
独立して設けられていてもよい。
２゜２３を含む入出力制御部分は、入出力機器本体と同
一筐体に収容されていても、入出ツノ機器本体から分離
独立して設けられていてもよい。
また、前記実施例では、各入出力機器１０−１が入出力
バス１２を介してＣＰＵ１１に接続される場合について
説明したが、データバス、アドレスバス、およびコント
ロールバスからなるマルチパスにより相互接続される場
合にもに適用できる。この場合には、アドレスバスの例
えば上位フィールドで機器を指定し、下位フィールドで
レジスタを指定できる。したがって、機器指定とデータ
転送とが同時に行なえる。
バス１２を介してＣＰＵ１１に接続される場合について
説明したが、データバス、アドレスバス、およびコント
ロールバスからなるマルチパスにより相互接続される場
合にもに適用できる。この場合には、アドレスバスの例
えば上位フィールドで機器を指定し、下位フィールドで
レジスタを指定できる。したがって、機器指定とデータ
転送とが同時に行なえる。
［発明の効果］
以上詳述したようにこの発明によれば、予め定められた
複数の入出力機器に共通のデータを転送する場合の同時
機器指定が可能となる。したがって、同時機器指定され
た各入出力機器においては、内部バス上の共通データを
同時に取込むことが可能となる。これは、共通データを
出力する場合には、ＣＰＵからの機器アドレスおよびデ
ータ送出を、該当する各入出力機器毎に行なう必要のな
いことを示す。即ち、この発明によれば、ＣＰＵのデー
タ転送に要する負担が著しく軽減される。
複数の入出力機器に共通のデータを転送する場合の同時
機器指定が可能となる。したがって、同時機器指定され
た各入出力機器においては、内部バス上の共通データを
同時に取込むことが可能となる。これは、共通データを
出力する場合には、ＣＰＵからの機器アドレスおよびデ
ータ送出を、該当する各入出力機器毎に行なう必要のな
いことを示す。即ち、この発明によれば、ＣＰＵのデー
タ転送に要する負担が著しく軽減される。
第１図はこの発明の一実施例に係る入出力機器の要部構
成を示すブロック図、第２図は第１図の入出力機器を有
するデータ処理システムのブロック構成図である。 １Ｏ−ｉ（ｉ＝１〜ｎ）−入出１３機器、１１・ＣＰ
Ｕ、１２・・・入出力バス、２１・・・デコーダ、２２
．２３・・・フリップフロップ（Ｆ／Ｆ）。
成を示すブロック図、第２図は第１図の入出力機器を有
するデータ処理システムのブロック構成図である。 １Ｏ−ｉ（ｉ＝１〜ｎ）−入出１３機器、１１・ＣＰ
Ｕ、１２・・・入出力バス、２１・・・デコーダ、２２
．２３・・・フリップフロップ（Ｆ／Ｆ）。
Claims (1)
- 内部バスを介してＣＰＵと接続される複数の入出力機器
を備えたデータ処理システムにおいて、上記内部バス上
の機器アドレスをデコードし、同機器アドレスが該当入
出力機器に固有の第１機器アドレスである場合に第１デ
コード信号を出力し、同機器アドレスが予め定められた
複数の入出力機器に共通の第２機器アドレスである場合
に第２デコード信号を出力するデコーダと、このデコー
ダからの上記第１デコード信号に応じてセットする第１
フリップフロップと、上記デコーダからの上記第２デコ
ード信号に応じてセットする第２フリップフロップとを
具備し、上記第１または第２フリップフロップの状態に
応じて機器選択が行なわれるように構成されていること
を特徴とする入出力機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184897A JPS6162961A (ja) | 1984-09-04 | 1984-09-04 | 入出力機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184897A JPS6162961A (ja) | 1984-09-04 | 1984-09-04 | 入出力機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162961A true JPS6162961A (ja) | 1986-03-31 |
Family
ID=16161234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184897A Pending JPS6162961A (ja) | 1984-09-04 | 1984-09-04 | 入出力機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162961A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324433A (ja) * | 1986-07-17 | 1988-02-01 | Fujitsu Ltd | 装置アドレス検出方式 |
| JPS6376041A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 複数ポ−トに対するデ−タのリ−ド，ライト方式 |
| JPH05341918A (ja) * | 1992-05-12 | 1993-12-24 | Internatl Business Mach Corp <Ibm> | 二重化デイスク記憶装置システムを構成するための接続装置 |
| JP2008097372A (ja) * | 2006-10-12 | 2008-04-24 | Matsushita Electric Ind Co Ltd | システム制御装置 |
-
1984
- 1984-09-04 JP JP59184897A patent/JPS6162961A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324433A (ja) * | 1986-07-17 | 1988-02-01 | Fujitsu Ltd | 装置アドレス検出方式 |
| JPS6376041A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 複数ポ−トに対するデ−タのリ−ド，ライト方式 |
| JPH05341918A (ja) * | 1992-05-12 | 1993-12-24 | Internatl Business Mach Corp <Ibm> | 二重化デイスク記憶装置システムを構成するための接続装置 |
| JP2008097372A (ja) * | 2006-10-12 | 2008-04-24 | Matsushita Electric Ind Co Ltd | システム制御装置 |
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