JPH033253B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は２つの別個の経路を介してアクセス可
能な記憶装置に記憶されているデータを共用する
様に構成されたデータ処理システムに関するもの
である。更に具体的に言えば、本発明は異なつた
データ処理装置に関連した２つの別個の制御装置
からアドレス選択信号を受け取る一対のコントロ
ーラの何れかによつて個別にアドレス可能な１群
の記憶装置に記憶されているデータを共用するこ
とに関する。

従来、磁気デイスク装置等の記憶装置を２以上
のデータ処理装置によつて共用することを可能な
らしめる種々の構成が開発されている。一般に、
データを共用する理由は次の如くである。

(1) １組のデータがあれば良いので、記憶スペー
ス及びコストを節減できる。

(2) １つの処理装置が故障しても、他の処理装置
によつてデータをアクセスすることができ、後
者は必要に応じて前者の代りにデータを処理す
ることができる。

(3) 複数組のデータの更新よりも１組のデータの
更新の方が容易である。

(4) 或る処理装置が別の処理装置へデータを移す
必要がない。

複数のCPUによつて１つの記憶装置又は１群
の記憶装置を共用するためには、或る種のスイツ
チング装置が必要である。IBMシステム／360及
び370の場合、１つ以上の記憶装置は制御装置及
びチヤネルを介してCPUに接続されている。共
用を可能ならしめるスイツチング装置が制御装置
の入力を一対のチヤネルの間で切り替える様にな
つているならば、そのスイツチング装置は一般に
２チヤネル・スイツチと呼ばれる。もしスイツチ
ング装置が１群若しくは１ストリングの記憶装置
を一対の制御装置の間で切り替える様になつてい
るならば、そのスイツチング装置はストリング・
スイツチと呼ばれる。２チヤネル・スイツチやス
トリング・スイツチについての詳細は上記システ
ムに関連した解説書又は手引き書に示されてい
る。

従来技術の例として、米国特許第4207609号は
複数の磁気デイスク装置を複数のCPUによつて
共用するデータ処理システムを示している。この
システムの場合、アドレス可能な個々の記憶装置
と個々のCPUとの間に制御装置及びチヤネルを
通る複数の経路が設定可能である。スイツチング
装置は複数の経路のセグメントの状態を記憶して
おき、或るCPUと或る記憶装置とを接続するこ
とが必要になるとき、記憶してあるセグメントの
状態を調べ、システムのスイツチング・ノード間
に空き状態のセグメントがあるとき経路を設定す
る様になつている。開示されているスイツチング
装置の技術は、複数のセグメントの状態を常時動
的に記憶しながら経路設定を行うので動的経路設
定技術と呼ばれている。

この動的経路設定技術による装置は前述のスト
リング・スイツチや２チヤネル・スイツチよりも
システム・パフオーマンス及び共用データの使用
可能性を一層向上させることが分かつている。例
えばストリング・スイツチ構成の場合、ストリン
グ内の１つの装置が選択されれば、ストリング全
体が使用中状態になる。これに対して、動的経路
設定構成の場合には、ストリング内の１つの装置
が第１のコントローラによつて選択されていて
も、ストリング内の残りの装置を第２コントロー
ラによつてアドレスすることが可能であり、デー
タの使用可能性が高くなつている。しかしなが
ら、複数の経路セグメントの状態を動的に記憶す
るためのコスト、即ち、記憶内容を継続的に更新
することに関連したハードウエアやプログラミン
グのコスト、及びシステム・パホーマンスの点
で、全てのデータ処理分野において動的経路設定
技術を用いることが適当であるとはいえない。

従つて、ストリング内の１つの装置が使用中で
あつても他の装置に対するアクセスを可能ならし
める低コストのスイツチング装置の開発が望まれ
ている。

本発明に従つて、１ストリングの磁気デイスク
装置等の記憶装置は、別個のコントローラを介し
て別個の制御装置に接続されていて、関連するコ
ントローラを介してどの制御装置からもアドレス
可能になつている。１ストリングの複数の記憶装
置とコントローラとの間には、第１のコントロー
ラがストリング内の或る記憶装置をアクセスして
いるとき第２のコントローラによつてストリング
内の他の記憶装置をアクセスすることを可能なら
しめる新規なスイツチング装置が設けられてい
る。従つて、２つの制御装置及びそれに関連した
CPUに対する共用データの使用可能性が高めら
れる。このスイツチング装置は、コントローラの
通常の出力ポートと記憶装置の通常の入力インタ
ーフエイスとの間にスイツチを配置するので、コ
ントローラ及び記憶装置自体を実質的に変更する
ことは必要でない。

スイツチング装置は同じアドレスを有するアド
レス可能な一対のスイツチであつて、記憶装置を
関連するコントローラに接続すると共に、ただ１
つのコントローラによるアクセスだけを可能なら
しめる様にインターロツクされる様になつている
一対のスイツチを含むことを特徴としている。

この様なスイツチング装置の簡便さ及び種々の
長所は本発明の好適な実施例に関する詳しい説明
により明確になる筈である。

第１図は磁気デイスク装置等の装置０乃至３に
記憶されているデータを３台のCPUによつて共
用することを可能ならしめる米国特許第4207609
号のシステムとほぼ同等のシステムを示してい
る。CPU−乃至CPU−複数のチヤネルCH.
１乃至CH.４、及び制御装置CU−及びCU−
を含むシステム構成は、IBMシステム／360や
370の典型的な構成である。１ストリングの装置
０乃至３は前述の動的経路設定技術に従つて各制
御装置に接続される様になつている。制御装置
CU−及びコントローラCLa及びCLbとの間の
インターフエイスはCTLIインターフエイスを呼
ばれている。コントローラCLa及びCLbと装置０
乃至３との間のインターフエイスはFCIインター
フエイスと呼ばれている。

周知の様に、CPU−乃至CPU−のうちの
１つは、装置０乃至３のうちの１つを選択しよう
とするとき、スタートＩ／Ｏ指令を関連するチヤ
ネルに与え、そのチヤネルはCCW（チヤネル指令
ワード）を関連する制御装置に与える。CCWは
選択すべき装置のアドレスを含む。これに応じ
て、制御装置は一連の指令を生じてコントローラ
に与える。コントローラは一連の指令を解読する
ことによつて、アドレスされた装置を制御装置に
対する接続のために選択する。この様な選択シー
ケンスによつて設定される経路は制御装置からコ
ントローラへのCTLIインターフエイス及びコン
トローラから装置へのFCIインターフエイスを含
む。第１図に示されている様に、装置０乃至３は
各コントローラからの並列的なFCIインターフエ
イスに関連している。動的経路設定技術を用いな
い構成の場合には、これらの装置は「いもづる」
式にコントローラに接続される。いずれにせよ、
装置とコントローラとの間でデータを転送するた
めの直列データ転送路はFCIインターフエイスか
ら分離している。装置からの読取りデータはコン
トローラにおいてデコードされ且つ並列化され
る。書出しデータはコントローラにおいてコード
化され且つ直列化されて装置へ送られる。

第２図は本発明による記憶サブシステムのブロ
ツク図である。記憶サブシステムは例えば第１図
のシステムにおける制御装置CU−及びCU−
にCTLIインターフエイスを介して接続されるコ
ントローラCLa及びCLbに対応づけられる１対の
コントローラ１０及び１０′を有する。更にこの
記憶サブシステムは４つの記憶サブチヤネルSC
０乃至SC３を有する。各記憶サブチヤネルは少
なくとも１つの記憶装置（単に装置と略称する）
及びそれぞれ装置を関連するコントローラ１０又
は１０′に接続するための一対のポート・スイツ
チPS及びPS′を有する。なお、記憶サブチヤネル
SC０における装置とポート・スイツチPS０及び
PS０′とが代表的に示されている。各記憶サブチ
ヤネルにおける一対のポート・スイツチPS及び
PS′の間には、インターロツク線ITLが設けられ
ている。インターロツク線ITLは一対のスイツチ
が同時に閉じられるのを防ぐために用いられる。

コントローラ１０及び１０′は制御装置から与
えられる装置アドレスと共にセレクト・リクエス
ト（SR及びSR′）信号を生じる様になつている。
セレクト・リクエスト信号に応答する各ポート・
スイツチの機能は、装置をコントローラに接続し
且つ他方のポート・スイツチが他方のコントロー
ラからのセレクト・リクエスト信号に応答するこ
とを禁止する様に他方のポート・スイツチをイン
ターロツクすることである。

第３図は１つのポート・スイツチPSの構成を
概略的に示している。これは、セレクト・リクエ
スト（SR）信号を入力として受け取るスイツチ
制御回路SWC、スイツチＰ、ステータス論理回
路STA及びインターロツク線ITLを有する。イ
ンターロツク線ITLは、SR信号に応じてスイツ
チＰを閉じるとき他方のポート・スイツチPS′の
動作を禁止するための信号を伝える２本のインタ
ーロツク線と、同様に他方のポート・スイツチ
PS′から延長している２本のインターロツク線と
から成るものである。

スイツチ制御回路PWCはコントローラ１０か
らのFCIインターフエイスを装置及びステータス
論理回路STAに接続する様に働く。ステータス
論理回路STAは、記憶サブチヤネル及び装置の
状態を示すステータス・データ、例えば、記憶サ
ブチヤネルが２つのコントローラのうちの一方に
関して使用中であるとか、予約されているとかの
情報をFCIインターフエイスに送り出す機能を有
する。スイツチＰの状態はコントローラによつて
設定可能である。詳しい事項は、１つの記憶サブ
チヤネルに関連した種々の論理構成要素を示す第
４図を参照しながら後で説明する。

第４図の説明に移る前に、選択シーケンス中の
第２図の記憶サブシステムの動作について説明し
て従来の選択シーケンスと比較してみることにす
る。

当技術分野において周知の如く、制御装置とコ
ントローラとの間のCTLIインターフエイスは
種々の目的のための複数の母線及び制御線から成
る。同様に、コントローラと装置との間のFCIイ
ンターフエイスも複数の母線及び制御線から成
る。通常、指令及び制御パラメータはデバイス・
バス・アウトと呼ばれる８ビツト母線を介して装
置へ送られる。ステータス情報はデバイス・バ
ス・インと呼ばれる８ビツト母線を介して装置か
らコントローラ送られる。コントローラからデバ
イスまで延びているタグ・バスはデバイス・バ
ス・アウトを介して送られるデータの種類を指定
する。更に、個々の装置における信号のデスキユ
ー装作、サービスの要求及び承認、あるいは装置
の選択状態の維持のために用いられる複数の線が
設けられている。

本発明の基本的な思想は選択シーケンス中のア
ドレシングの見地から各ポート・スイツチを装置
として取り扱うことである。即ち、ポート・スイ
ツチは、あたかも記憶装置の如くアドレスされる
のである。アドレスされたポート・スイツチが使
用中でなければ、関連する装置はそのポート・ス
イツチが閉じられるとき自動的に接続され、他方
のポート・スイツチはロツクアウトされる。ポー
ト・スイツチは装置に設けられているステータ
ス・レジスタ若しくはラツチと同等のもの、例え
ば割当てラツチ、CEモード・ラツチ、パツク交
換ラツチ等を含みうる。各ポート・スイツチにお
けるステータス・ラツチはコントローラからのタ
グ指令によつてセツト又はリセツトされる。ポー
ト・スイツチがコントローラによつてアドレスさ
れるとき、例えば装置が他方のポート・スイツチ
に割当て又は予約されていたり、あるいは装置が
保守のためにCEモードに設定されていれば、該
ポート・スイツチは使用中であるとして認識され
る。又、装置がオフライン状態になつていること
を示す様にポート・スイツチ内のパツク交換ラツ
チがセツトされている場合、このラツチはその後
個々のコントローラのサービスを受けてリセツト
可能であり、リセツトされると、装置がオンライ
ン状態に戻つたことを示す。

第２図の記憶サブシステムは共用される装置に
記憶されているデータの使用可能性を大幅に増す
上に、他の記憶サブチヤネルを介する代替的経路
によつて各ポート・スイツチの論理機能を制御す
ることを可能ならしめている。例えば、記憶サブ
チヤネルSC０の装置に関連した一対のポート・
スイツチのうちの一方が動作不能になり、装置に
対する指令をそのポート・スイツチを介して送る
ことができない様な場合には、独特の指令を他の
記憶サブチヤネルに関連したポート・スイツチを
介して送り、更にそこから欠陥ポート・スイツチ
を有する記憶サブチヤネル内の装置へ転送する様
にすることも可能である。この様な構成により、
記憶サブシステムの信頼性及びデータの使用可能
性が一層高められる。

次に、記憶サブチヤネルSO０の更に具体的な
構成を示す第４図について詳しく説明する。この
構成において、装置０はデイジタル論理回路によ
つて具体化されているポート・スイツチPS０及
びPS０′によつて２つのコントローラの何れにも
接続可能である。

関連するコントローラからポート・スイツチ
PS０まで延びているFCIインターフエイスはバ
ス・アウト１００、タグ・バス１０１、バス・イ
ン１０２、セレクト・バス１０３を含む。タグ・
バス１０１を形成する複数の線のうちの１つは、
残りの線における信号のデスキユーのためのタ
グ・ゲート線である。更に、FCIインターフエイ
スは、セレクト・リクエスト線１０４、セレク
ト・ホールド線１０５、及びアテンシヨン／レス
ポンス線１０６を含む。なお、他方のポート・ス
イツチPS０′に関連しているFCIインターフエイ
スも同等の線を含み、それらはダツシユ記号を付
けた同じ番号によつて識別される。これから主と
してポート・スイツチPS０を中心として説明す
るが、それはポート・スイツチPS０′にも同様に
当てはまり、後者に含まれる種々の構成要素は前
者において対応する種々の構成要素の参照番号に
ダツシユ記号を付けたものである。

ポート・スイツチPS０は選択デコーダ１２０、
タグ・デコーダ１３０、ステータス・レジスタ１
４０を含む。更に、種々のインターフエイス線を
これらの構成要素及び装置０に選択的に接続する
ための複数のアンド・ゲートが含まれている。

バス・アウト１００はアンド・ゲート１５０を
介してステータス・レジスタ１４０に接続され、
更にアンド・ゲート１５１を介して装置０に接続
されている。タグ・バス１０１はアンド・ゲート
１５３を介してタグ・デコーダ１３０に接続さ
れ、更にアンド・ゲート１５４を介して装置０に
接続される。バス・イン１０２は３つのアンド・
ゲート１５６，１５７，１５８に関連しており、
これらのうちの何れかから信号を受け取る。装置
０の出力はアンド・ゲート１５９を介してアン
ド・ゲート１５７に接続されている。選択デコー
ダ１２０の出力１６０はアンド・ゲート１５６に
接続され、ステータス・レジスタ１４０の出力１
３９はオア・ゲートを介してアンド・ゲート１５
８に接続されている。選択デコーダ１２０は関連
するコントローラ１０からの３つの入力線、既ち
セレクト・バス１０３、標準的FCIインターフエ
イスの部分ではないセレククト・リクエスト線１
０４、及びセレクト・ホールド線１０５を受け入
れている。又、選択デコーダ１２０には、他方の
ポート・スイツチPS０′に関連した選択デコーダ
１２０′からの信号SRB及びSFBを伝えるインタ
ーロツク線２４′及び２５′が接続されている。更
に、ステータス・レジスタ１４０からの３つのス
テータス信号を伝える３本の線を含むバス１６１
も選択デコーダ１２０に接続されている。３つの
ステータス信号は、Ａ（アサインメント）、CE
（CEモード）、PC（パツク交換）の各信号である。

選択デコーダ１２０は前述の種々の線からの入
力信号を単純に論理的に結合して種々のゲートを
制御するための１群の制御信号と、アンド・ゲー
ト１５６及びバス・イン１０２を介して送られる
１郡のステータス信号とを生じる。

第５図は選択デコーダ１２０の種々の入力及び
出力を示している。アンド・ゲート１５６に通じ
ている選択デコーダ１２０の出力１６０は次の６
つの信号を含む。

(1) 使用可能：装置０及びポート・スイツチPS
０が使用可能であることを示す。

(2) FCI使用中：装置０が使用可能でないことを
示す。

(3) 装置割当て済：装置０が他方のポート・スイ
ツチPS０′に関連しているコントローラ１０′
による専用のために割当てられていることを示
す。

(4) CEモード：装置０がカストマー・エンジニ
アのサービスを受けていることを示す。

(5) パツク交換：低レベルのとき装置０がオンラ
イン状態に復帰していて、システムのために使
用可能であることを示す。

(6) セレクト・エラー：ポート・スイツチPS０
がエラー状態にあることを示す。

これらの信号のうち(3)及至(5)の信号はステータ
ス・レジスタ１４０から生じるステータス信号そ
のものである。FCI使用中信号は装置０を制御す
る他方のポート・スイツチの動作に基いている。

選択デコーダ１２０の残りの出力信号、SHA、
SFA、SRA、S0はコントローラからの３つの入
力信号に応じて生じるものであり、主としてアン
ド・ゲートを制御するために用いられる。SRA
信号は、セレクト・リクエスト信号が与えられる
と共にポート・スイツチPS０のアドレスと一致
するアドレスがセレクト・バスを介して与えられ
且つそのとき他方のポート・スイツチPS０′から
のインターロツク信号がない状態において生じ
る。即ち、このとき選択デコーダ１２０の内部の
セレクト・リクエスト・ラツチがセツトされて
SRA信号を生じる。同時に、セレクトSFAラツ
チもセツトされ、これは他方のポート・スイツチ
PS０′に関するインターロツク信号として用いら
れるSFA信号を生じる。SHA信号は、SFAラツ
チの出力によつてセレクト・ホールド信号をゲー
トすることによつて得られる。SHA信号及び
SFA信号は、バス・アウト１００及びタグ・バ
ス１０１の指令及びタグ・データをタグ・デコー
ダ１３０及びステータス・レジスタ１４０へ送る
のか又は装置０内の対応するレジスタへ送るのか
を制御する。

ポート・スイツチPS０の選択は、コントロー
ラ１０が線１０４のセレクト・リクエスト信号を
高レベルにすると共にセレクト・バス１０３にポ
ート・スイツチPS０を指定するアドレスを生じ
ることによつて行われる。もしポート・スイツチ
PS０が使用可能ならば、使用可能信号がバス・
イン１０２を介してコントローラ１０へ送られ、
ポート・スイツチPS０が捕捉される。次に線１
０５のセレクト・ホールド信号を高レベルにする
と、コントローラからの指令及びタグ・データは
ポート・スイツチを素通りして装置０に直接受け
入れられる。セレクト・リクエスト信号を維持し
ながら、セレクト・ホールド信号を低レベルにす
れば、指令及びタグ・データはステータス・レジ
スタ１４０及びタグ・デコーダ１３０に与えられ
る。セレクト・ホールド信号が低レベルになると
き、装置０は解放される。

第６図はステータス・レジスタ１４０の構成を
示している。図示されている様に、アサインメン
ト・ラツチ１４１、パツク交換ラツチ１４２、
CEモード・ラツチ１４３が含まれている。これ
らのラツチはバス・アウト１００又は１００′か
らバス６０の異なつた線に伝えられる信号及びタ
グ・デコーダ１３０から生じるSA（セツト・アサ
インメント、SPC（セツト・パツク交換）、SCE
（セツトCEモード）の各信号に応答するアンド・
ゲート１４５Ａ，１４５Ｂ，１４５Ｃの出力によ
つてセツトされる。又、これらのラツチはタグ・
デコーダ１３０から生じるRA（リセツト・アサ
インメント）、RPC（リセツト・パツク交換）、
RCE（リセツトCEモード）の各信号によつてリセ
ツトされる。

ここで注意すべきことは、ポート・スイツチ
PS０におけるステータス・レジスタ１４０内の
アサインメント・ラツチ１４１はコントローラ１
０ではなくてコントローラ１０′からバス・アウ
ト１００′及び他方のポート・スイツチPS０′の
アンド・ゲート１５０′を介してバス６０に送ら
れてくる指令と、同様にコントローラ１０′から
タグ・バス１０１′、アンド・ゲート１５３′、バ
ス６１を介してタグ・デコーダ１３０に送られて
くるタグ・データに応じてセツト又はリセツトさ
れるということである。即ち、一方のコントロー
ラがそれに対応する一方のポート・スイツチを介
して装置を使用するとき、他方のコントローラ
は、それに関連した他方のポート・スイツチを介
して装置を使用することができないということを
自己に関連したアサインメント・ラツチのセツト
によつて知らされるのである。換言すれば、セツ
トされたアサインメント・ラツチは装置が既に別
のコントローラのために割当て又は予約されてい
ることを示す。

CEモード・ラツチはどちらのコントローラか
らもセツト可能であり、セツトされたCEモー
ド・ラツチは装置がどちらのコントローラにも使
用可能でないことを示す。又、このラツチはどち
らのコントローラからもリセツト可能である。

コントローラ１０に対応するポート・スイツチ
PS０のパツク交換ラツチはコントローラ１０′か
らの指令及びタグ・データに応じてセツトされ、
コントローラ１０からの指令及びタグ・データに
応じてリセツトされる。リセツトされたパツク交
換ラツチは装置がオンライン状態に戻されたこと
を示す。

さてこれから主として第２図及び第４図を参照
しながら、種々の状況における選択シーケンスに
関する記憶サブシステムの動作について説明す
る。なお、制御装置及びチヤネルを介するコント
ローラとCPUとの間のやりとりは通常知られて
いる様に行われるので、ポート・スイツチPS０
及び装置とコントローラ１０との間のやりとりだ
けを取りあげることにする。

ポート・スイツチの入力となつているFCIイン
ターフエイスの種々の線はコントローラの出力ポ
ートにおける種々のレジスタから発している。
又、ポート・スイツチの出力となつているFCIイ
ンターフエイスの種々の線はコントローラの入力
ポートにおけるフアネルに接続されている。この
様なECIインターフエイス及び入出力ポートの詳
細は特願昭54−75770号に開示されている。

本発明の実施例では、コントローラは４つの記
憶サブシステムに関連して４つのポート構成を含
み、任意の時点においては、そのうちの１つだけ
が動作する。

コントローラ１０は装置０を選択することを望
むとき、装置０のアドレスを指定する８ビツト・
バイトをセレクト・バス１０３に送り出すと共
に、タグ・バス１０１のセレクト・タグ線を付勢
し且つバス・アウト１００にオールゼロ・バイト
を送り出す。セレクト・バス１０３における８ビ
ツト・バイトは、例えば、個々のビツトが選択す
べき装置と１対１の関係を有するものである。次
に、コントローラ１０は線１０４のセレクト・リ
クエスト信号を高レベルにすることによつて実際
の選択動作を開始する。ポート・スイツチPS０
が使用可能であると仮定すると、選択デコーダ１
２０はセレクト・リクエスト信号に応じてSRA
及びSFA信号を生じる。これらの信号は、他方
のコントローラ１０′に関連したポート・スイツ
チPS０′をインターロツクして、コントローラ１
０′が装置０を使用することを禁止する。即ち、
このとき、装置０が使用中であることを示すステ
ータス信号がバス・イン１０２′を介してコント
ローラ１０′へ送られる。又、ポート・スイツチ
PS０′に対するバス・アウト１００′及びタグ・
バス１０１′の信号のゲートも禁止される。

さて、セレクト・デコーダ１２０にセレクト・
リクエスト信号が与えられるとき、装置０がどの
コントローラにも割当てられていず、又、カスト
マーエンジニアによるサービスも受けていない
し、オフライン状態にもなつていないと仮定する
と、コントローラ１０はバス・イン１０２を介し
て受け取るステータス信号によつてこのことを知
つた後、セレクト・ホールド信号を高レベルにす
る。

セレクト・ホールド信号に応じてSHA信号が
生じ、これが装置０に関連したアンド・ゲート１
５１及び１５４を付勢することにより装置０の選
択が達成される。その後、コントローラ１０は、
ポート・スイツチPS０が存在していない構成に
おける如く、装置０と信号の授受を行うことがで
きる。即ち、コントローラ１０と装置０との間の
通信はポート・スイツチPS０と無関係に行われ
る。

線１０４のセレクト・リクエスト信号が高レベ
ルに維持されている状態において、線１０５のセ
レクト・ホールド信号はコントローラ１０からの
指令及びタグ情報をステータス・レジスタ１４
０，１４０′及びタグ・デコーダ１３０，１３
０′に与えるためにも使用可能である。即ち、コ
ントローラ１０はセレクト・ホールド信号を低レ
ベあにした状態において指令及びタグ情報を送る
ことによつてポート・スイツチを制御することが
できる。

タグ情報のうちには無条件解放タグと呼ばれる
ものがあり、或る記憶サブシステムにおけるタ
グ・デコーダは、これに応じて隣接する記憶サブ
チヤネルにおけるステータス・レジスタのアサイ
ンメント・ラツチをリセツトする信号を生じる様
になつている。この信号はそのステータス・レジ
スタに関連した選択デコーダにも与えられる。例
えば、記憶サブチヤネルSC０のポート・スイツ
チPS０内のタグ・デコーダ１３０は無条件解放
タグを受け取ると、線２００にUR信号を生じ
る。この線２００は記憶サブチヤネルSC１の対
応するポート・スイツチ内のステータス・レジス
タ及び選択デコーダに接続されている。この様な
無条件解放タグ及びそれに関連した構成は、或る
ポート・スイツチがアサインメント・ラツチのセ
ツトの後、動作不能になつて、関連するコントロ
ーラによる装置の使用をその後ずつと禁止する様
な状態になつたとき、その状態を解除するのに有
用である。

コントローラ１０及び１０′の具体的な構成は
示さなかつたが、任意の適当なコントローラが使
用可能である。例えば、前記特願昭54−75770号
に開示されている様なマイクロコントローラが使
用される。

前述の様に、各コントローラには４つのポート
が設けられていて、それらは第２図に示されてい
る様な４つの記憶サブチヤネルに対応している。
各記憶サブチヤネルは原則として１つの装置だけ
を含む（例えば、記憶サブシステムSC０は装置
０を含む）。なお、実際の構成では、IBM3370及
び3375磁気デイスク装置等の様に各装置が独立し
てアドレス可能な２つの部分から成ることもあ
る。その場合、例えば記憶サブシステムSC０は
第２図に示されている様に２つの装置０及びＮを
むのと同等になる。従つて、各ポート・スイツチ
は個々のアドレス可能な部分の状態を反映したス
テータス・ラツチや制御回路を含む必要がある。

以上、本発明の好適な実施例について詳しく説
明したが、本発明はこれによつて限定されること
なく、種々の態様で実施可能である。

【図面の簡単な説明】

第１図は動的経路設定技術によつて１群の磁気
デイスク装置を制御する従来のマルチプロセシン
グ・システムのブロツク図、第２図は本発明に従
つて各装置を一対のコントローラに選択的に接続
するための新規なスイツチング構成を含む記憶サ
ブシステムのブロツク図、第３図はポート・スイ
ツチの構成を概略的に示す図、第４図は記憶サブ
チヤネルの構成を詳細に示す図、第５図は選択デ
コーダの入出力線を示す図、第６図はステータ
ス・レジスタの構成を示す図である。 １０及び１０′……コントローラ、SC０乃至
SC３……記憶サブチヤネル、１２０及び１２
０′……選択デコーダ、１３０及び１３０′……タ
グ・デコーダ、１４０及び１４０′……ステータ
ス・レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 複数の記憶装置と、それぞれ第１のインター
   フエイスを介して少なくとも１つのデータ処理装
   置の別個のチヤネルに接続可能であり且つ該デー
   タ処理装置から上記複数の記憶装置のうちの１つ
   を指定して接続要求を示す接続要求指令を受け取
   ることに応じて第２のインターフエイスを介して
   上記複数の記憶装置のうちの指定されたものに選
   択的に接続可能である第１及び第２のコントロー
   ラとを含む記憶装置制御システムであつて、 上記複数の記憶装置のうちの少なくとも１つを
   それぞれ含む複数の記憶サブチヤネルを有し、各
   記憶サブチヤネルが、上記第１のコントローラに
   関連している第１のポート・スイツチと、上記第
   ２のコントローラに関連している第２のポート・
   スイツチと、上記記憶装置を通ることなく上記第
   １及び第２のポート・スイツチにまたがつて設け
   られていて、一方のポート・スイツチの動作を禁
   止するために他方のポート・スイツチから出され
   る制御信号を伝達するためのインターロツク手段
   と、上記第１及び第２のポート・スイツチを当該
   記憶サブチヤネル内の記憶装置に結びつけるバス
   手段とを有し、且つ各ポート・スイツチが、関連
   するコントローラの第２のインターフエイスと上
   記バス手段とを選択的に接続するためのゲート手
   段と、他方のポート・スイツチから上記インター
   ロツク手段を介して制御信号が与えられていない
   状態において当該記憶サブチヤネル内の記憶装置
   に関する接続要求信号を関連するコントローラを
   介して受け取ることに応じて上記ゲート手段を付
   勢するとともに他方のポート・スイツチに対する
   制御信号を上記インターロツク手段に送り出すた
   めの制御手段とを有することを特徴とする記憶装
   置制御システム。