JPS5932039A - 三角関数発生器 - Google Patents
三角関数発生器Info
- Publication number
- JPS5932039A JPS5932039A JP57140711A JP14071182A JPS5932039A JP S5932039 A JPS5932039 A JP S5932039A JP 57140711 A JP57140711 A JP 57140711A JP 14071182 A JP14071182 A JP 14071182A JP S5932039 A JPS5932039 A JP S5932039A
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- JP
- Japan
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- word
- output
- trigonometric function
- function value
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2101/00—Indexing scheme relating to the type of digital function generated
- G06F2101/04—Trigonometric functions
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力デジタル信号に対応する三角関数値をデ
ジタル信号の形で発生する。高精度で小記憶容量の電気
的三角関数発生器に関する。
ジタル信号の形で発生する。高精度で小記憶容量の電気
的三角関数発生器に関する。
一般に、すべての周期的な信号はフーリエ級数によって
三角関数に分解され、動的線型システム模擬装置等にお
いては、外乱等の入力とじて、三角関数発生器が欠かす
ことのできない構成要素となる。
三角関数に分解され、動的線型システム模擬装置等にお
いては、外乱等の入力とじて、三角関数発生器が欠かす
ことのできない構成要素となる。
従来、三角関数値全デジタル値で発生するには入力角度
信号と対応したアドレスにその角度に対応した三角関数
値をあらかじめ計算して、＠納された記憶素子が用いら
れ、入力信号をそのアドレスとして印加し、その内容を
読み出すことによって、入力信号に対応する三角関数値
が出方信号として得られる方法が一般的であった。
信号と対応したアドレスにその角度に対応した三角関数
値をあらかじめ計算して、＠納された記憶素子が用いら
れ、入力信号をそのアドレスとして印加し、その内容を
読み出すことによって、入力信号に対応する三角関数値
が出方信号として得られる方法が一般的であった。
したがって入力信号と記憶素子内のアドレスが１対１に
対応するため、高精度の三角関数値出方全得るためには
、膨大な記憶素子容ｔを必要とする欠点があった。
対応するため、高精度の三角関数値出方全得るためには
、膨大な記憶素子容ｔを必要とする欠点があった。
本発明は、上記の欠点を解決し、比較的小容量の記憶素
子によって、従来の方法と同程度の精度金もつ三角関数
発生器全提供するものである。
子によって、従来の方法と同程度の精度金もつ三角関数
発生器全提供するものである。
本発明による三角関数発生器は、並列デジタル信号であ
る入力角度信号を適当なピット位置で上位ワードと下位
ワードに分解するワード分解器と、その上位ワードの位
相全換える位相変換器と、この位相変換器の出力とワー
ド分解量出力の上位ワードとに切り換えるための信号切
換器と、この切換器の出力に対応する三角関数値を発生
させる記憶素子と、この三角関数値を一定時間記憶する
遅延回路と、この遅延回路出力と、ワード分解量出力の
下位ワードとの債ヲ計算する加算器、更に信号の流れ音
制御するタイミング回路とから構成される。
る入力角度信号を適当なピット位置で上位ワードと下位
ワードに分解するワード分解器と、その上位ワードの位
相全換える位相変換器と、この位相変換器の出力とワー
ド分解量出力の上位ワードとに切り換えるための信号切
換器と、この切換器の出力に対応する三角関数値を発生
させる記憶素子と、この三角関数値を一定時間記憶する
遅延回路と、この遅延回路出力と、ワード分解量出力の
下位ワードとの債ヲ計算する加算器、更に信号の流れ音
制御するタイミング回路とから構成される。
次に本発明の実施例について図面を参照して説明する。
先ず、本発明の実施例全第１図並びに第２図を参照して
説明する。なお第２図では理解を容易とするため、加減
算器及び乗算器の時間遅れは記載しないものとした。
説明する。なお第２図では理解を容易とするため、加減
算器及び乗算器の時間遅れは記載しないものとした。
この例は、正弦関数値全発生させる関数発生器の例であ
る。即ち、入力デジタル角度信号Ｘが与えられ ｙ＝ｓｉｎｘ なるｙをデジタル信号として、出力する関数発生器であ
るとする。
る。即ち、入力デジタル角度信号Ｘが与えられ ｙ＝ｓｉｎｘ なるｙをデジタル信号として、出力する関数発生器であ
るとする。
第１図において並列デジタル信号Ｘは、第２図における
時刻ｔ１にワード分解器１に入力され、ワード分解器１
によって固定のピット位置で上位ワード信号ａと下位ワ
ード信号６に分解される。
時刻ｔ１にワード分解器１に入力され、ワード分解器１
によって固定のピット位置で上位ワード信号ａと下位ワ
ード信号６に分解される。
本ワード分解器１は、具体的には単に入力信号Ｘの並列
信号線全上位側と下位側に分解することで容易に実現で
きる。ワード分解器１より出力された上位ワード信号ａ
は二つに分岐し、その一方は信号切換器３に入力され、
他方は位相変換器２に入力される。
信号線全上位側と下位側に分解することで容易に実現で
きる。ワード分解器１より出力された上位ワード信号ａ
は二つに分岐し、その一方は信号切換器３に入力され、
他方は位相変換器２に入力される。
位相変換器２は、その出力信号Ｃが
Ｃ＝π／２−ａ （アシアン）
となるような演算を行う。本位相変換器はあらかじめ入
力信号が０〜π／２ （アシアン）となるようにしてお
けば、単に高低の論理レベルを逆転するだけで容易に実
現できる。
力信号が０〜π／２ （アシアン）となるようにしてお
けば、単に高低の論理レベルを逆転するだけで容易に実
現できる。
信号切換器３は、その出力ｄとして、時刻１゜から時刻
ｔ２の間は信号ａを、時刻ｔ２以降は信号ｃＴｈ出力す
るように、第２図の制御信号りによって制御される。
ｔ２の間は信号ａを、時刻ｔ２以降は信号ｃＴｈ出力す
るように、第２図の制御信号りによって制御される。
かくして入力角度信号の上位ワードａは、時刻ｔ１と時
刻ｔ２の間１ｃｄを通じてあらかじめアドレス値に対応
する余弦関数値が格納されている記憶素子４のアドレス
として印加され、ａに対応した余弦関数値ｅ （ｃｏｓ
ａ）が出力され、遅延回路５に入力される。
刻ｔ２の間１ｃｄを通じてあらかじめアドレス値に対応
する余弦関数値が格納されている記憶素子４のアドレス
として印加され、ａに対応した余弦関数値ｅ （ｃｏｓ
ａ）が出力され、遅延回路５に入力される。
一方、時刻ｔ、以降の信号切換器出力ｄは、前述したよ
うに位相変換器出力Ｃであり、記憶素子４のアドレスと
して印加される。よって時刻ｔ！以降の記憶素子４の出
力ｅは ｅ＝ｃｏｓｄ＝ｃｏｓｃ＝ｃｏｓ（ｘ／２−ａ）＝ｓｉ
ｎａとなシ、正弦関数値（ｓｉｎａ） となる。
うに位相変換器出力Ｃであり、記憶素子４のアドレスと
して印加される。よって時刻ｔ！以降の記憶素子４の出
力ｅは ｅ＝ｃｏｓｄ＝ｃｏｓｃ＝ｃｏｓ（ｘ／２−ａ）＝ｓｉ
ｎａとなシ、正弦関数値（ｓｉｎａ） となる。
また、時刻１．以降遅延回路５よシ出力された余弦関数
値ｆ （ｃｏｓａ）は前述のワード分解量出力の下位ワ
ード信号すとともに乗算器６に入力され、乗算器６は信
号ｆと、信号すのｆＲを計算する。
値ｆ （ｃｏｓａ）は前述のワード分解量出力の下位ワ
ード信号すとともに乗算器６に入力され、乗算器６は信
号ｆと、信号すのｆＲを計算する。
この積信号ｇは、一方の入力信号がｅである加算器４に
入力として接続され、和をとられ、時刻ｔ２以降出出力
器ｙとなる。
入力として接続され、和をとられ、時刻ｔ２以降出出力
器ｙとなる。
この出力信号ｙが入力信号Ｘの正弦関数値になることは
、以下の議論より明白である。
、以下の議論より明白である。
一般にＸの関数値ｆ （ｘ） ｔ ｙとしてティラー展
開すると、 ｙ＝ｆ（ｘ用ｆ（ｘｔ ＋Ｘ２ ） 中ｆ（ｘｓ ）＋ｆ’ （Ｘｉ ）−Ｘｌ正弦関数の場
合、第２図の信号名に対応して書き改めると、 ｙ＝ｓｉｎｘ さらに第２図全考慮に入れると 時刻ｔ１と時刻ｔ２の間 Ｃ二π／２−ａ ｄ＝ａ 時刻ｔ２以降 Ｃ−π／２−ａ ｄ＝ｃ ｅ＝ＣＯＳ Ｃ＝Ｓ １ ｎ ａ ｆ＝ｃｏｓａ ｇ＝ｆ１１ｂ−ＣＯ５ａ１１ｂ ｙ＝ｅ＋ｇ＝ｓｉｎａ＋ｃｏｓａｅｂ
（２）とな坦２）式は（１）式と一致する。
開すると、 ｙ＝ｆ（ｘ用ｆ（ｘｔ ＋Ｘ２ ） 中ｆ（ｘｓ ）＋ｆ’ （Ｘｉ ）−Ｘｌ正弦関数の場
合、第２図の信号名に対応して書き改めると、 ｙ＝ｓｉｎｘ さらに第２図全考慮に入れると 時刻ｔ１と時刻ｔ２の間 Ｃ二π／２−ａ ｄ＝ａ 時刻ｔ２以降 Ｃ−π／２−ａ ｄ＝ｃ ｅ＝ＣＯＳ Ｃ＝Ｓ １ ｎ ａ ｆ＝ｃｏｓａ ｇ＝ｆ１１ｂ−ＣＯ５ａ１１ｂ ｙ＝ｅ＋ｇ＝ｓｉｎａ＋ｃｏｓａｅｂ
（２）とな坦２）式は（１）式と一致する。
なお、加減算器及び乗算器の時間遅れを考慮に入れると
、出力ｙは第２図の時刻ｔ３以降に採取すればよい。
、出力ｙは第２図の時刻ｔ３以降に採取すればよい。
また、信号切換器３の出力ｄが時刻１１と 時刻ｔ８の
間で信号Ｃとなり、時刻ｔ２以降信号ａとなるようにし
、加算器７での演算が ｙ＝ｅ−ｇ となるようにすれば、出力ｙは ｙ＝ｅ−ｇ ＝ｃｏｓａ−ｓｉｎａ−ｂ 中ｃｏｓ（ｘ） となり、容易に余弦関数発生器へ転換できる。
間で信号Ｃとなり、時刻ｔ２以降信号ａとなるようにし
、加算器７での演算が ｙ＝ｅ−ｇ となるようにすれば、出力ｙは ｙ＝ｅ−ｇ ＝ｃｏｓａ−ｓｉｎａ−ｂ 中ｃｏｓ（ｘ） となり、容易に余弦関数発生器へ転換できる。
以上説明したように、本発明によれば、正弦関数の微分
は余弦関数となシ、余弦関数の微分は正弦関数となるこ
とを利用して一次内挿により三角関数値を求めることが
簡単に可能となるので、読み出し専用の記憶素子音用い
た三角関数発生器において、記憶素子容量が小さくしか
も高精度の三角関数発生器の製作を可能とする効果を有
する。
は余弦関数となシ、余弦関数の微分は正弦関数となるこ
とを利用して一次内挿により三角関数値を求めることが
簡単に可能となるので、読み出し専用の記憶素子音用い
た三角関数発生器において、記憶素子容量が小さくしか
も高精度の三角関数発生器の製作を可能とする効果を有
する。
第１図は本発明の一実施例を示すプロ、り図。
第２図は第１図に示される各信号の基本タイミングチャ
ートである。 １・・・・・・ワード分解器、２・・・・・・位相変換
器、３・・・・・・信号切換器、４・・・・・・記憶素
子、５・・・・・・遅延回路、６・・・・・・乗算器、
７・・・・・・加算器、８・・・・・・タイミング回路
。
ートである。 １・・・・・・ワード分解器、２・・・・・・位相変換
器、３・・・・・・信号切換器、４・・・・・・記憶素
子、５・・・・・・遅延回路、６・・・・・・乗算器、
７・・・・・・加算器、８・・・・・・タイミング回路
。
Claims (1)
- 並列デジタル信号で与えられる入力角度を適当なビット
位置で上位ワードと下位ワードに分解するワード分解器
と、その上位ワードの位相を換える位相変換器と、この
位相変換器出力と前記上位ワードとを切刃換え出力する
信号切換器と、この信号切換器の出力に対応する三角関
数値を発生させる記憶素子と、この記憶素子から発生さ
れる三角関数値全一定時間記憶する遅延回路と、この遅
延回路出力と前記ワード分解器出力の下位ワードとの積
を計算する乗算器と、この乗算器出力と前記記憶素子か
らの三角関数値の和を計算する加算器と、前記各構成部
間における信号の流れを制御するタイミング回路とから
構成され、−次内挿処理をその基本原理とする並列デジ
タル型三角関数発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140711A JPS5932039A (ja) | 1982-08-13 | 1982-08-13 | 三角関数発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140711A JPS5932039A (ja) | 1982-08-13 | 1982-08-13 | 三角関数発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932039A true JPS5932039A (ja) | 1984-02-21 |
Family
ID=15274938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140711A Pending JPS5932039A (ja) | 1982-08-13 | 1982-08-13 | 三角関数発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9757857B2 (en) | 2014-08-13 | 2017-09-12 | Seiko Epson Corporation | Piezoelectric driving device and driving method thereof, robot and driving method thereof |
-
1982
- 1982-08-13 JP JP57140711A patent/JPS5932039A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9757857B2 (en) | 2014-08-13 | 2017-09-12 | Seiko Epson Corporation | Piezoelectric driving device and driving method thereof, robot and driving method thereof |
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