JPS5932807B2 - クロツク切換方式 - Google Patents
クロツク切換方式Info
- Publication number
- JPS5932807B2 JPS5932807B2 JP52029643A JP2964377A JPS5932807B2 JP S5932807 B2 JPS5932807 B2 JP S5932807B2 JP 52029643 A JP52029643 A JP 52029643A JP 2964377 A JP2964377 A JP 2964377A JP S5932807 B2 JPS5932807 B2 JP S5932807B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- source
- clock source
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、二重化された計算機を有すると共に上記の２
個の計算機が共通に１個のクロック源を使用するように
構成されている情報処理システムにおいて、現用のク頭
ノク源がオフしたとき、直ちに他のクロック源を使用す
るようにしたものである。
個の計算機が共通に１個のクロック源を使用するように
構成されている情報処理システムにおいて、現用のク頭
ノク源がオフしたとき、直ちに他のクロック源を使用す
るようにしたものである。
従来の同一のクロック源で動作する二重化された計算機
を有する情報処理システムとしては、例えば第１図に示
されるようなものが知られている。
を有する情報処理システムとしては、例えば第１図に示
されるようなものが知られている。
第１図において、１ａ，１ｂは計算機、２ａ，２ｂは主
メモリ、３ａ，３ｂはリフレツシユ回路、４ａ，４ｂは
０Ｒ回路、５ａ，５ｂは否定ゲート付ＡＮＤ回路、６ａ
，６ｂはＡＮＤ回路、７ａ，７ｂはクロツク源、８ａ，
８ｂはクロツク・オフ検出回路、９はクロツク管理回路
をそれぞれ示している。主メモリ２ａ，２ｂは、ダイナ
ミツクＣメモリのようにリフレツシユを必要とするもの
である。クロツク・オフ検出器８ａは、例えば内部に積
分器を有しており、クロツク源７ａが所定時間オフであ
れば、論理「０」を出力するものである。クロツク・オ
フ検出器８ｂも同様に動作するものである。クロツク管
理回路９は、例えば内部にクロツク切換用のフリツプ・
フロツプ（図示せず）を有しており、セツト状態にあれ
ば、信号線Ｌａに「０］を出力し、信号線Ｌｂに「ｌ」
を出力するものである。りセツト状態であれば、信号線
Ｌａ，Ｌｂの状態は逆になる。また、クロツク管理回路
は、内部にクロツク源（図示せず）を有しており、この
クロツク源はクロツク源７ａ，７ｂより低速のものであ
る。計算機１ａ，１ｂは、互に同一のクロツク源を用い
、互に同期を取りながら仕事を処理しているものである
。
メモリ、３ａ，３ｂはリフレツシユ回路、４ａ，４ｂは
０Ｒ回路、５ａ，５ｂは否定ゲート付ＡＮＤ回路、６ａ
，６ｂはＡＮＤ回路、７ａ，７ｂはクロツク源、８ａ，
８ｂはクロツク・オフ検出回路、９はクロツク管理回路
をそれぞれ示している。主メモリ２ａ，２ｂは、ダイナ
ミツクＣメモリのようにリフレツシユを必要とするもの
である。クロツク・オフ検出器８ａは、例えば内部に積
分器を有しており、クロツク源７ａが所定時間オフであ
れば、論理「０」を出力するものである。クロツク・オ
フ検出器８ｂも同様に動作するものである。クロツク管
理回路９は、例えば内部にクロツク切換用のフリツプ・
フロツプ（図示せず）を有しており、セツト状態にあれ
ば、信号線Ｌａに「０］を出力し、信号線Ｌｂに「ｌ」
を出力するものである。りセツト状態であれば、信号線
Ｌａ，Ｌｂの状態は逆になる。また、クロツク管理回路
は、内部にクロツク源（図示せず）を有しており、この
クロツク源はクロツク源７ａ，７ｂより低速のものであ
る。計算機１ａ，１ｂは、互に同一のクロツク源を用い
、互に同期を取りながら仕事を処理しているものである
。
いま、クロツク源７ａが使用されているものとする、こ
のときは、信号線Ｌａが「０」、信号線Ｌｂが「１」と
なつている。信号線Ｌａが［０」であるので、ＡＮＤ回
路５ａが開き、クロツク源７ａからのクロツクが、ＡＮ
Ｄ回路５ａ及び０Ｒ回路４ａを通つて計算機１ａの各部
に供給される。このクロツクは、リフレツシユ回路３ａ
にも供給される。リフレツシユ回路３ａはこのクロツク
を計数し、所定時間毎に主メモリ２ａをリフレツシユす
る。計算機１６については信号線Ｌｂが「１」であるの
で、ＡＮＤ回路６ｂが開き、クロツタ源７ａからのクロ
ツクは、ＡＮＤ回路及び０Ｒ回路４ｂを通つて計算機１
ｂの各部に供給される。このクロツクはリフレツシユ回
路３ｂにも供給され、リフレツシユ回路３ｂはこのクロ
ツクを計数し、所定時間毎に主メモリ２ｂをリフレツシ
ユする。現用のクロツク源７ａが、故障などの原因によ
つてオフ状態になつたとする。
のときは、信号線Ｌａが「０」、信号線Ｌｂが「１」と
なつている。信号線Ｌａが［０」であるので、ＡＮＤ回
路５ａが開き、クロツク源７ａからのクロツクが、ＡＮ
Ｄ回路５ａ及び０Ｒ回路４ａを通つて計算機１ａの各部
に供給される。このクロツクは、リフレツシユ回路３ａ
にも供給される。リフレツシユ回路３ａはこのクロツク
を計数し、所定時間毎に主メモリ２ａをリフレツシユす
る。計算機１６については信号線Ｌｂが「１」であるの
で、ＡＮＤ回路６ｂが開き、クロツタ源７ａからのクロ
ツクは、ＡＮＤ回路及び０Ｒ回路４ｂを通つて計算機１
ｂの各部に供給される。このクロツクはリフレツシユ回
路３ｂにも供給され、リフレツシユ回路３ｂはこのクロ
ツクを計数し、所定時間毎に主メモリ２ｂをリフレツシ
ユする。現用のクロツク源７ａが、故障などの原因によ
つてオフ状態になつたとする。
クロツク・オフ検出回路８ａはオフになつたことを検出
し、「Ｏ」のクロツク・オフ検出信号を出力する。この
クロツク・オフ検出信号はクロツク管理回路９に送出さ
れ、クロツク管理回路９はクロツク・オフ検出信号を受
信すると、内部のフリツプ・フロツプを切換え、信号線
Ｌａに「ｌ」を、信号線Ｌｂに「Ｏ」を出力する。これ
により、使用クロツク源がクロツク源７ａからクロツク
源７ｂに切換えられ、計算機１ａ，１ｂはクロツク源７
ａからのクロツク源で動作する。ところが、先に述べた
ようにクロツク・オフ検出器８ａが内部に積分器を有し
ていること及びクロツク管理回路９が低速のクロツクで
動作していることに基因して、クロツク７ａがオフにな
つてからクロツク管理回路９が信号線Ｌａ，Ｌｂ土にク
ロツク切換指令を送出する迄の間に相当な時間を必要と
する。
し、「Ｏ」のクロツク・オフ検出信号を出力する。この
クロツク・オフ検出信号はクロツク管理回路９に送出さ
れ、クロツク管理回路９はクロツク・オフ検出信号を受
信すると、内部のフリツプ・フロツプを切換え、信号線
Ｌａに「ｌ」を、信号線Ｌｂに「Ｏ」を出力する。これ
により、使用クロツク源がクロツク源７ａからクロツク
源７ｂに切換えられ、計算機１ａ，１ｂはクロツク源７
ａからのクロツク源で動作する。ところが、先に述べた
ようにクロツク・オフ検出器８ａが内部に積分器を有し
ていること及びクロツク管理回路９が低速のクロツクで
動作していることに基因して、クロツク７ａがオフにな
つてからクロツク管理回路９が信号線Ｌａ，Ｌｂ土にク
ロツク切換指令を送出する迄の間に相当な時間を必要と
する。
クロツクが来ないため、時間を計測するカウンタが止ま
つてしまい、このため、主メモリ１ａ，１ｂに対するリ
フレツシユ信号が所定時間経過しても出ず、中断し、主
メモリ２ａ，２ｂの記憶内容が破壊されることがある。
本発明は、上記の欠点を除去するものであつて、多重化
された計算機を有すると共に上記の２個の計算機が共通
の１個のクロツク源を使用するように構成された情報処
理システムにおいて、現用クロツクがオフしたとき、直
ちに他のクロツク源を使用するようにすることを目的と
している。
つてしまい、このため、主メモリ１ａ，１ｂに対するリ
フレツシユ信号が所定時間経過しても出ず、中断し、主
メモリ２ａ，２ｂの記憶内容が破壊されることがある。
本発明は、上記の欠点を除去するものであつて、多重化
された計算機を有すると共に上記の２個の計算機が共通
の１個のクロツク源を使用するように構成された情報処
理システムにおいて、現用クロツクがオフしたとき、直
ちに他のクロツク源を使用するようにすることを目的と
している。
そしてそのため、本発明のクロツク切換方式は、Ａ系の
計算機と、Ｂ系の計算機と、クロツク管理回路とを具備
し、上記Ａ系の計算機は、リフレツシユを必要とするメ
モリと、クロツク源と、該クロツク源がオフしたか否か
を検出するクロツク・オフ検出回路と、Ａ系の計算機の
クロツク源の出力するクロツク又はＢ系の計算機のクロ
ツク源の出力するクロツクの内の何れか一方をＡ系計算
機の各部に供給するクロツク切換ゲートとを有し、Ｂ系
の計算機は、リフレツシユを必要とするメモリと、クロ
ツク源と、該クロツク源がオフしたか否かを検出するク
ロツタ・オフ検出回路と、Ａ系の計算機のクロツク源の
出力するクロツク又はＢ系の計算機の出力するクロツク
源の内の何れか一方をＢ系の計算機の各部に供給するク
ロツク切換ゲートとを有し、上記クロツク管理回路は、
一方のクロツク切換ゲートに対しては自系のクロツク源
からのクロツクを使用すべきことを指示する所定値のク
ロツク選択信号を供給し、他方のクロツク切換ゲートに
対しては他系のクロツク源からのクロツクを使用すべき
ことを指示する他の所定値のタロツク選択信号を供給す
ると共に、上記Ａ系のクロツク・オフ検出回路の出力す
るクロツク源状態信号およびＢ系のクロツタ・オフ検出
回路の出力するクロツク源状態信号を監視し、何れか一
方のクロツク源状態信号がクロツク・オフを示している
場合には当該クロツク源状態信号に対応する系のクロツ
ク切換ゲートに対しては他の所定値のクロツク選択信号
を供給すると共に他方の系のクロツク切換ゲートに対し
て所定値のクロツク選択信号を供給するように構成され
、Ａ系のクロツク切換ゲートおよびＢ系のクロツク切換
ゲートのそれぞれは、自系のクロツク源からのクロツク
、他系のクロツク源からのクロツク、自系のクロツク・
オフ検出回路からのクロツタ源状態信号、他系のクロツ
タ・オフ検出回路からのクロツク源状態信号および上記
クロツク管理回路からのクロツク選択信号を入力とし、
両系のクロツク源状態信号が共にクロツク・オフを示し
ていない場合にはクロツク選択信号で指示された系のク
ロツク源からのクロツタを出力し、何れか一方のクロツ
ク源状態信号がクロツク・オフを示している場合にはク
ロツク選択信号に関係なく他のクロツク源状態信号に対
応する系のクロツク源からのクロツクを出力するよう構
成されていることを特徴とするものである。以下、本発
明を図面を参照しつつ説明する。第２図は本発明の１実
施例のプロツク図であつて、１１ａ，１１ｂは計算機、
１２ａ，１２ｂは主メモリ、１３ａ，１３ｂはリフレツ
シユ回路、１４ａ，１４ｂは０Ｒ回路、１５ａ，１５ｂ
は否定ゲート付ＡＮＤ回路、１６ａ，１６ｂはＡＮＤ回
路、１７ａ，１７ｂはクロツク源，１８ａ，１８ｂはク
ロツク・オフ検出回路、１９はクロツク管理回路、２０
ａ，２０ｂ，２１ａ，２１ｂはＮＡＮＤ回路、２２ａ，
２２ｂ，２３ａ，２３ｂはそれぞれ信号線を示している
。主メモリ１２ａ，１２ｂはダイナミツク形１Ｃメモリ
の如くリフレツシユを必要とするものである。リフレツ
シユ回路１３ａ，１３ｂは、第１図のリフレッシュ回路
３ａ，３ｂと同様な動作を行うものである。クロツク・
オフ検出回路１８ａ１８ｂは、第１図のクロツク・オフ
検出回路８ａ，８ｂと同様な動作をするものであり、ま
たクロツク管理回路１９も第１図のクロツク管理回路９
と同様な動作を行うものである。いま、クロツク源１７
ａ，１７ｂが共にオン状態にあるとする。
計算機と、Ｂ系の計算機と、クロツク管理回路とを具備
し、上記Ａ系の計算機は、リフレツシユを必要とするメ
モリと、クロツク源と、該クロツク源がオフしたか否か
を検出するクロツク・オフ検出回路と、Ａ系の計算機の
クロツク源の出力するクロツク又はＢ系の計算機のクロ
ツク源の出力するクロツクの内の何れか一方をＡ系計算
機の各部に供給するクロツク切換ゲートとを有し、Ｂ系
の計算機は、リフレツシユを必要とするメモリと、クロ
ツク源と、該クロツク源がオフしたか否かを検出するク
ロツタ・オフ検出回路と、Ａ系の計算機のクロツク源の
出力するクロツク又はＢ系の計算機の出力するクロツク
源の内の何れか一方をＢ系の計算機の各部に供給するク
ロツク切換ゲートとを有し、上記クロツク管理回路は、
一方のクロツク切換ゲートに対しては自系のクロツク源
からのクロツクを使用すべきことを指示する所定値のク
ロツク選択信号を供給し、他方のクロツク切換ゲートに
対しては他系のクロツク源からのクロツクを使用すべき
ことを指示する他の所定値のタロツク選択信号を供給す
ると共に、上記Ａ系のクロツク・オフ検出回路の出力す
るクロツク源状態信号およびＢ系のクロツタ・オフ検出
回路の出力するクロツク源状態信号を監視し、何れか一
方のクロツク源状態信号がクロツク・オフを示している
場合には当該クロツク源状態信号に対応する系のクロツ
ク切換ゲートに対しては他の所定値のクロツク選択信号
を供給すると共に他方の系のクロツク切換ゲートに対し
て所定値のクロツク選択信号を供給するように構成され
、Ａ系のクロツク切換ゲートおよびＢ系のクロツク切換
ゲートのそれぞれは、自系のクロツク源からのクロツク
、他系のクロツク源からのクロツク、自系のクロツク・
オフ検出回路からのクロツタ源状態信号、他系のクロツ
タ・オフ検出回路からのクロツク源状態信号および上記
クロツク管理回路からのクロツク選択信号を入力とし、
両系のクロツク源状態信号が共にクロツク・オフを示し
ていない場合にはクロツク選択信号で指示された系のク
ロツク源からのクロツタを出力し、何れか一方のクロツ
ク源状態信号がクロツク・オフを示している場合にはク
ロツク選択信号に関係なく他のクロツク源状態信号に対
応する系のクロツク源からのクロツクを出力するよう構
成されていることを特徴とするものである。以下、本発
明を図面を参照しつつ説明する。第２図は本発明の１実
施例のプロツク図であつて、１１ａ，１１ｂは計算機、
１２ａ，１２ｂは主メモリ、１３ａ，１３ｂはリフレツ
シユ回路、１４ａ，１４ｂは０Ｒ回路、１５ａ，１５ｂ
は否定ゲート付ＡＮＤ回路、１６ａ，１６ｂはＡＮＤ回
路、１７ａ，１７ｂはクロツク源，１８ａ，１８ｂはク
ロツク・オフ検出回路、１９はクロツク管理回路、２０
ａ，２０ｂ，２１ａ，２１ｂはＮＡＮＤ回路、２２ａ，
２２ｂ，２３ａ，２３ｂはそれぞれ信号線を示している
。主メモリ１２ａ，１２ｂはダイナミツク形１Ｃメモリ
の如くリフレツシユを必要とするものである。リフレツ
シユ回路１３ａ，１３ｂは、第１図のリフレッシュ回路
３ａ，３ｂと同様な動作を行うものである。クロツク・
オフ検出回路１８ａ１８ｂは、第１図のクロツク・オフ
検出回路８ａ，８ｂと同様な動作をするものであり、ま
たクロツク管理回路１９も第１図のクロツク管理回路９
と同様な動作を行うものである。いま、クロツク源１７
ａ，１７ｂが共にオン状態にあるとする。
クロツク・オフ検出回路１８ａ，１８ｂは共に「１」を
出力している。信号線２２ａが［０」であるとすると、
ＮＡＮＤ回路２１ａの出力は「１」、ＮＡＮＤ回路２０
ａの出力は「０」となり、クロツク源１７ａからのクロ
ツクがＡＮＤ回路１５ａ及び０Ｒ回路１４ａを通つて計
算機１１ａのリフレツシユ回路１３ａ及びその他に供給
される。リフレツシユ回路１３ａはクロツクを計数し、
所定時間毎に主メモリ１２ａをリフレツシユする。信号
線２２ａが［０］のとき、信号線２２ｂは「１」である
ので、ＮＡＮＤ回路２１ｂの出力は「０１ＮＡＮＤ回路
２０ｂの出力は［１」となり、ＡＮＤ回路１６ｂが開く
。
出力している。信号線２２ａが［０」であるとすると、
ＮＡＮＤ回路２１ａの出力は「１」、ＮＡＮＤ回路２０
ａの出力は「０」となり、クロツク源１７ａからのクロ
ツクがＡＮＤ回路１５ａ及び０Ｒ回路１４ａを通つて計
算機１１ａのリフレツシユ回路１３ａ及びその他に供給
される。リフレツシユ回路１３ａはクロツクを計数し、
所定時間毎に主メモリ１２ａをリフレツシユする。信号
線２２ａが［０］のとき、信号線２２ｂは「１」である
ので、ＮＡＮＤ回路２１ｂの出力は「０１ＮＡＮＤ回路
２０ｂの出力は［１」となり、ＡＮＤ回路１６ｂが開く
。
したがつて、クロツク源１７ａからのクロツクがＡＮＤ
回路１６ｂ及び０Ｒ回路１４ｂを通つて計算機１４ｂの
リフレツシユ回路、その他に供給される。現用タロツク
源１７ａがオフ状態になつた場合、クロツク・オフ検出
回路１８ａが［０」を出力する。
回路１６ｂ及び０Ｒ回路１４ｂを通つて計算機１４ｂの
リフレツシユ回路、その他に供給される。現用タロツク
源１７ａがオフ状態になつた場合、クロツク・オフ検出
回路１８ａが［０」を出力する。
したがつて、ＮＡＮＤ回路２０ａは信号線２２ａの信号
に関係なく「１」を出力する。そして、クロツク源１７
ｂからのクロツクがＡＮＤ回路１６ａ及び０Ｒ回路１４
ａを通つて計算機１１ａのリフレツシユ回路１３ａ、そ
の他に供給される。この際、クロツク・オフ検出回路１
８ａからのタロツク・オフ検出信号は、クロツク管理回
路１９にも送出される。このクロツタ・オフ検出信号を
受信すると、タロツク管理回路１９は内部のフリツプ・
フロツプ（図示せず）を切換え、信号線２２ａに「１」
を、信号線２２ｂに「０」を出力する。ＮＡＮＤ回路２
１ｂは、信号線２３ａが「０」であるので、「１」を出
力する。
に関係なく「１」を出力する。そして、クロツク源１７
ｂからのクロツクがＡＮＤ回路１６ａ及び０Ｒ回路１４
ａを通つて計算機１１ａのリフレツシユ回路１３ａ、そ
の他に供給される。この際、クロツク・オフ検出回路１
８ａからのタロツク・オフ検出信号は、クロツク管理回
路１９にも送出される。このクロツタ・オフ検出信号を
受信すると、タロツク管理回路１９は内部のフリツプ・
フロツプ（図示せず）を切換え、信号線２２ａに「１」
を、信号線２２ｂに「０」を出力する。ＮＡＮＤ回路２
１ｂは、信号線２３ａが「０」であるので、「１」を出
力する。
クロツク源１７ｂがオン状態にあるので、クロツク・オ
フ検出回路１８ｂは「１」を出力している。このため、
ＮＡＮＤ回路２０ｂは「０」を出力し、ＡＮＤ回路１５
ｂを開く。クロツク源１７ｂからのクロツクは、ＡＮＤ
回路１５ｂ及びクロツク源１４ｂを通つて計算機１１ｂ
のリフレツシユ回路１３ｂ、その他に供給される。クロ
ツク源１７ａの故障が修理され、クロツク源１７ａがオ
ン状態になつても、クロツク管理回路１９が信号線２２
ａに「１」を、信号線２２ｂに「Ｏ」を出力しているの
で、クロツクが切換えられることはない。
フ検出回路１８ｂは「１」を出力している。このため、
ＮＡＮＤ回路２０ｂは「０」を出力し、ＡＮＤ回路１５
ｂを開く。クロツク源１７ｂからのクロツクは、ＡＮＤ
回路１５ｂ及びクロツク源１４ｂを通つて計算機１１ｂ
のリフレツシユ回路１３ｂ、その他に供給される。クロ
ツク源１７ａの故障が修理され、クロツク源１７ａがオ
ン状態になつても、クロツク管理回路１９が信号線２２
ａに「１」を、信号線２２ｂに「Ｏ」を出力しているの
で、クロツクが切換えられることはない。
以上の説明から明らかなように、本発明によれば、二重
化された２個の計算機を有すると共に１個のクロツク源
を共通に使用する情報処理システムにおいて、現用クロ
ツク源がオフしたとき、直ちに他のクロツク源を使用す
るように構成されているので、クロツクの中断による障
害発生を防止できるという効果が得られる。
化された２個の計算機を有すると共に１個のクロツク源
を共通に使用する情報処理システムにおいて、現用クロ
ツク源がオフしたとき、直ちに他のクロツク源を使用す
るように構成されているので、クロツクの中断による障
害発生を防止できるという効果が得られる。
第１図は従来の二重化された情報処理システムのプロツ
ク図、第２図は本発明の１実施例のプロツク図である。 １１ａ，１１ｂ・・・・・・計算機、１２ａ，１２ｂ．
．，・・・主メモリ、１３ａ，１３ｂ・・・・・・リフ
レツシユ回路、１４ａ，１４ｂ・・・・・・０Ｒ回路、
１５ａ，１５ｂ・・・・・・否定ゲート付ＡＮＤ回路、
１６ａ，１６ｂ・・・・・・ＡＮＤ回路、１７ａ，１７
ｂ・・・・・・クロツク源、１８ａ，１８ｂ・・・・・
・クロツク・オフ検出回路、１９・・・・・・クロツク
管理回路、２０ａ，２０ｂ，２１ａ，２１ｂ・・・・・
・ＮＡＮＤ回路、２２ａ，２２ｂ，２３ａ，２３ｂ・・
・・・・信号線。
ク図、第２図は本発明の１実施例のプロツク図である。 １１ａ，１１ｂ・・・・・・計算機、１２ａ，１２ｂ．
．，・・・主メモリ、１３ａ，１３ｂ・・・・・・リフ
レツシユ回路、１４ａ，１４ｂ・・・・・・０Ｒ回路、
１５ａ，１５ｂ・・・・・・否定ゲート付ＡＮＤ回路、
１６ａ，１６ｂ・・・・・・ＡＮＤ回路、１７ａ，１７
ｂ・・・・・・クロツク源、１８ａ，１８ｂ・・・・・
・クロツク・オフ検出回路、１９・・・・・・クロツク
管理回路、２０ａ，２０ｂ，２１ａ，２１ｂ・・・・・
・ＮＡＮＤ回路、２２ａ，２２ｂ，２３ａ，２３ｂ・・
・・・・信号線。
Claims (1)
- １ Ａ系の計算機と、Ｂ系の計算機と、クロック管理回
路とを具備し、上記Ａ系の計算機は、リフレッシュを必
要とするメモリと、クロック源と、該クロック源がオフ
したか否かを検出するクロック・オフ検出回路と、Ａ系
の計算機のクロック源の出力するクロック又はＢ系の計
算機のクロック源の出力するクロックの内の何れか一方
をＡ系計算機の各部に供給するクロック切換ゲートとを
有し、Ｂ系の計算機は、リフレッシュを必要とするメモ
リと、クロック源と、該クロック源がオフしたか否かを
検出するクロック・オフ検出回路と、Ａ系の計算機のク
ロック源の出力するクロック又はＢ系の計算機の出力す
るクロック源の内の何れか一方をＢ系の計算機の各部に
供給するクロック切換ゲートとを有し、上記クロック管
理回路は、一方のクロック切換ゲートに対しては自系の
クロック源からのクロックを使用すべきことを指示する
所定値のクロック選択信号を供給し、他方のクロック切
換ゲートに対しては他系のクロック源からのクロックを
使用すべきことを指示する他の所定値のクロック選択信
号を供給すると共に、上記Ａ系のクロック・オフ検出回
路の出力するクロック源状態信号およびＢ系のクロック
・オフ検出回路の出力するクロック源状態信号を監視し
、何れか一方のクロック源状態信号がクロック・オフを
示している場合には当該クロック源状態信号に対応する
系のクロック切換ゲートに対しては他の所定値のクロッ
ク選択信号を供給すると共に他方の系のクロック切換ゲ
ートに対して所定値のクロック選択信号を供給するよう
に構成され、Ａ系のクロック切換ゲートおよびＢ系のク
ロック切換ゲートのそれぞれは、自系のクロック源から
のクロック、他系のクロック源からのクロック、自系の
クロック・オフ検出回路からのクロック源状態信号、他
系のクロック・オフ検出回路からのクロック源状態信号
および上記クロック管理回路からのクロック選択信号を
入力とし、両系のクロック源状態信号が共にクロック・
オフを示していない場合にはクロック選択信号で指示さ
れた系のクロック源からのクロックを出力し、何れか一
方のクロック源状態信号がクロック・オフを示している
場合にはクロック選択信号に関係なく他のクロック源状
態信号に対応する系のクロック源からのクロックを出力
するよう構成されていることを特徴とするクロック切換
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52029643A JPS5932807B2 (ja) | 1977-03-17 | 1977-03-17 | クロツク切換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52029643A JPS5932807B2 (ja) | 1977-03-17 | 1977-03-17 | クロツク切換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53114638A JPS53114638A (en) | 1978-10-06 |
| JPS5932807B2 true JPS5932807B2 (ja) | 1984-08-11 |
Family
ID=12281759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52029643A Expired JPS5932807B2 (ja) | 1977-03-17 | 1977-03-17 | クロツク切換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932807B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713567A (en) * | 1980-06-27 | 1982-01-23 | Mitsubishi Electric Corp | Multiprocessor system |
| JPH0374046U (ja) * | 1989-11-21 | 1991-07-25 |
-
1977
- 1977-03-17 JP JP52029643A patent/JPS5932807B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53114638A (en) | 1978-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3303474A (en) | Duplexing system for controlling online and standby conditions of two computers | |
| US5652536A (en) | Non-glitch clock switching circuit | |
| US5125081A (en) | Inter-configuration changing controller based upon the connection and configuration information among plurality of clusters and the global storage | |
| JP2002543728A (ja) | スレーブ装置のスリープモード起動 | |
| US5054026A (en) | Microprocessor having functional redundancy monitoring mode of operation | |
| JPH01124031A (ja) | マイクロ・コンピュータ | |
| US4551836A (en) | Cross-copy arrangement for synchronizing error detection clock signals in a duplex digital system | |
| JPS6259396B2 (ja) | ||
| US5745742A (en) | Apparatus for coordinating clock distribution in a fully redundant computer system | |
| JPS62157961A (ja) | マルチプロセツサシステムの割込制御方法 | |
| JPS63238655A (ja) | 情報処理装置 | |
| JPH0827761B2 (ja) | 二重化メモリの両系同時書込方法 | |
| JP2590239B2 (ja) | ロック回路のロック取得方法 | |
| JPH0664561B2 (ja) | 同時書込み回路 | |
| JPS6218950B2 (ja) | ||
| KR200310649Y1 (ko) | 이중화 구조 트렁크 보드의 듀얼 액티브 방지장치 | |
| JPS63257995A (ja) | リフレツシユ制御回路 | |
| JPH04263333A (ja) | メモリ二重化方式 | |
| JPS6016980Y2 (ja) | １チップ集積回路装置 | |
| JPS6221145B2 (ja) | ||
| JPH0432945A (ja) | ２重化メモリ装置同期運転制御方式 | |
| JPH063587B2 (ja) | ２重化マイクロプロセッサの同期運転方式 | |
| JPH05183971A (ja) | システムクロック装置 | |
| JPH01307854A (ja) | メモリ装置 | |
| JPH0318207B2 (ja) |