JPH0318207B2 - - Google Patents
Info
- Publication number
- JPH0318207B2 JPH0318207B2 JP58171795A JP17179583A JPH0318207B2 JP H0318207 B2 JPH0318207 B2 JP H0318207B2 JP 58171795 A JP58171795 A JP 58171795A JP 17179583 A JP17179583 A JP 17179583A JP H0318207 B2 JPH0318207 B2 JP H0318207B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- clock signal
- signal
- disk controller
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、磁気デイスク装置を制御するデイス
クコントローラを備えたコンピユータシステムに
係り、デイスクコントローラのクロツク制御回路
に関する。
クコントローラを備えたコンピユータシステムに
係り、デイスクコントローラのクロツク制御回路
に関する。
(ロ) 従来技術
一般に、磁気デイスク装置はデイスクコントロ
ーラにより制御され、このデイスクコントローラ
は磁気デイスク装置のデータの読み出し用あるい
は書き込み用のクロツク信号に基づいて動作して
いる。又、中規模のコンピユータ等高速度が要求
されるものにおいては、デイスクコントローラは
DMA転送機能を有しており、ホスト側の主記憶
装置とのデータ転送はこのDMA転送が用いられ
ている。ところが、主記憶装置とのDMA転送中
はホスト側のCPUはホールド状態にされ、前述
した如く、デイスクコントローラは磁気デイスク
装置のデータの読み出し用あるいは書き込み用の
クロツク信号に基づいて動作しているので、この
クロツク信号が何んらかの原因で停止すると、シ
ステムはDMA転送状態のままとなり、システム
ダウンしてしまうという欠点があつた。
ーラにより制御され、このデイスクコントローラ
は磁気デイスク装置のデータの読み出し用あるい
は書き込み用のクロツク信号に基づいて動作して
いる。又、中規模のコンピユータ等高速度が要求
されるものにおいては、デイスクコントローラは
DMA転送機能を有しており、ホスト側の主記憶
装置とのデータ転送はこのDMA転送が用いられ
ている。ところが、主記憶装置とのDMA転送中
はホスト側のCPUはホールド状態にされ、前述
した如く、デイスクコントローラは磁気デイスク
装置のデータの読み出し用あるいは書き込み用の
クロツク信号に基づいて動作しているので、この
クロツク信号が何んらかの原因で停止すると、シ
ステムはDMA転送状態のままとなり、システム
ダウンしてしまうという欠点があつた。
(ハ) 発明の目的
本発明は、デイスクコントローラの主記憶装置
との間でDMA転送を行なつている最中に、デイ
スクコントローラに供給される磁気デイスク装置
のデータの読み出し用あるいは書き込み用のクロ
ツク信号が停止した場合、システムダウンを防止
することを目的とするものである。
との間でDMA転送を行なつている最中に、デイ
スクコントローラに供給される磁気デイスク装置
のデータの読み出し用あるいは書き込み用のクロ
ツク信号が停止した場合、システムダウンを防止
することを目的とするものである。
(ニ) 発明の構成
本発明によるデイスクコントローラのクロツク
制御回路は、磁気デイスク装置のデータの読み出
し用あるいは書き込み用の第１のクロツク信号の
有無を検出するクロツク検出回路と、前記第１の
クロツク信号とは異なる前記中央処理装置へのシ
ステムクロツクに基づく第２のクロツク信号と前
記第１のクロツク信号とを入力し、前記クロツク
検出回路の検出信号に応じていずれか一方のクロ
ツク信号を出力するクロツク切換回路とより成
り、前記第１のクロツク信号が停止したとき、前
記デイスクコントローラに前記第１のクロツク信
号に代えて前記第２のクロツク信号を供給するよ
うに構成したものである。
制御回路は、磁気デイスク装置のデータの読み出
し用あるいは書き込み用の第１のクロツク信号の
有無を検出するクロツク検出回路と、前記第１の
クロツク信号とは異なる前記中央処理装置へのシ
ステムクロツクに基づく第２のクロツク信号と前
記第１のクロツク信号とを入力し、前記クロツク
検出回路の検出信号に応じていずれか一方のクロ
ツク信号を出力するクロツク切換回路とより成
り、前記第１のクロツク信号が停止したとき、前
記デイスクコントローラに前記第１のクロツク信
号に代えて前記第２のクロツク信号を供給するよ
うに構成したものである。
(ホ) 実施例
第１図は、本発明の実施例を示すブロツク図で
あり、１はシステム全体の制御を行なうホスト側
のCPU、２は主記憶装置としてのメモリ、３は
ハードデイスク装置より成る磁気デイスク装置、
４は磁気デイスク装置の制御を行なうと共に、メ
モリ２との間でデータのDMA転送を行なうデイ
スクコントローラ、そして、５が磁気デイスク装
置３から送出されるクロツク信号とホスト側から
送出されるクロツク信号とを切換えて出力するク
ロツク切換回路６と、磁気デイスク装置３から送
出されるクロツク信号が所定期間内に発生しなか
つたことを検出するクロツク検出回路７とより構
成されるデイスクコントローラのクロツク制御回
路である。
あり、１はシステム全体の制御を行なうホスト側
のCPU、２は主記憶装置としてのメモリ、３は
ハードデイスク装置より成る磁気デイスク装置、
４は磁気デイスク装置の制御を行なうと共に、メ
モリ２との間でデータのDMA転送を行なうデイ
スクコントローラ、そして、５が磁気デイスク装
置３から送出されるクロツク信号とホスト側から
送出されるクロツク信号とを切換えて出力するク
ロツク切換回路６と、磁気デイスク装置３から送
出されるクロツク信号が所定期間内に発生しなか
つたことを検出するクロツク検出回路７とより構
成されるデイスクコントローラのクロツク制御回
路である。
デイスクコントローラ４は、クロツク端子CK
に入力されるクロツク信号CLOCKに基づいて動
作するものであり、プログラムによりCPU１を
介してDMA転送令令が与えられると、制御信号
REQを発生しCPU１をホールド状態にすると共
に、読み出し／書き込み信号Ｒ／Ｗをメモリ２に
与え、メモリ２との間でデータのDMA転送を行
なう。この際、勿論、転送データのエラーチエツ
クを行なう。又、デイスクコントローラ４は、磁
気デイスク装置３からのデータの読み出し時に
は、制御信号Ｐを「１」とし、書き込み時等読み
出し時以外では制御信号Ｐを「０」とする。
に入力されるクロツク信号CLOCKに基づいて動
作するものであり、プログラムによりCPU１を
介してDMA転送令令が与えられると、制御信号
REQを発生しCPU１をホールド状態にすると共
に、読み出し／書き込み信号Ｒ／Ｗをメモリ２に
与え、メモリ２との間でデータのDMA転送を行
なう。この際、勿論、転送データのエラーチエツ
クを行なう。又、デイスクコントローラ４は、磁
気デイスク装置３からのデータの読み出し時に
は、制御信号Ｐを「１」とし、書き込み時等読み
出し時以外では制御信号Ｐを「０」とする。
磁気デイスク装置３は、一般のものと同様、ク
ロツク信号として読み出し用と書き込み用の２種
類のクロツク信号CLOCK−Ｒ及びCLOCK−Ｗ
を発生するものであり、本実施例では、クロツク
切換回路６で制御信号Ｐに応じて、いずれか一方
のクロツク信号が選択される。
ロツク信号として読み出し用と書き込み用の２種
類のクロツク信号CLOCK−Ｒ及びCLOCK−Ｗ
を発生するものであり、本実施例では、クロツク
切換回路６で制御信号Ｐに応じて、いずれか一方
のクロツク信号が選択される。
尚、本実施例では、クロツク制御回路５に入力
するホスト側からのクロツク信号として、CPU
１を動作させる基準となるシステムクロツク信号
Ｓ−CLOCKを用いている。
するホスト側からのクロツク信号として、CPU
１を動作させる基準となるシステムクロツク信号
Ｓ−CLOCKを用いている。
次に、第２図にクロツク制御回路５の具体回路
例を示す。
例を示す。
クロツク検出回路７は、システムクロツク信号
Ｓ−CLOCKをクロツクとして動作する２個のＪ
−Ｋフリツプフロツプ８，９（以下、Ｊ−KFF
と呼ぶ）と、クロツク信号CLOCKをクロツクと
して動作するＪ−KFF１０と、ANDゲート１１
及び１２より構成され、クロツク切換回路６は、
制御信号Ｐをデータ入力とするＤフリツプフロツ
プ１３（以下、DFFと呼ぶ）と、クロツク信号
CLOCK−Ｒ、CLOCK−Ｗ、Ｓ−CLOCKを、
各々入力するANDゲート１４，１５，１６と、
ORゲート１７及びインバータ１８より構成され
る。尚、以下の説明においては、Ｊ−KFF８及
び９の状態を各々Ａ及びＢと示す。
Ｓ−CLOCKをクロツクとして動作する２個のＪ
−Ｋフリツプフロツプ８，９（以下、Ｊ−KFF
と呼ぶ）と、クロツク信号CLOCKをクロツクと
して動作するＪ−KFF１０と、ANDゲート１１
及び１２より構成され、クロツク切換回路６は、
制御信号Ｐをデータ入力とするＤフリツプフロツ
プ１３（以下、DFFと呼ぶ）と、クロツク信号
CLOCK−Ｒ、CLOCK−Ｗ、Ｓ−CLOCKを、
各々入力するANDゲート１４，１５，１６と、
ORゲート１７及びインバータ１８より構成され
る。尚、以下の説明においては、Ｊ−KFF８及
び９の状態を各々Ａ及びＢと示す。
そこで、先ず、Ｊ−KFF８及び９の状態（Ａ、
Ｂ）が（０、０）であつたとすると、Ｊ−KFF
８のＪ入力及びＫ入力は各々「０」及び「１」な
ので、システムクロツク信号Ｓ−CLOCKが入力
されると、その立ち上がりＪ−KFF８の状態Ａ
は「０」のままとなる。一方、Ｊ−KFF９のＪ
入力は「１」であり、ANDゲート１１の出力で
あるＫ入力は「０」又は「１」なので、いずれの
場合も、システムクロツク信号Ｓ−CLOCKの立
ち上がりで、Ｊ−KFF９の状態Ｂは「１」とな
る。即ち、システムクロツク信号Ｓ−CLOCKに
より状態（Ａ、Ｂ）は（０、０）から（０、１）
に変化する。状態（Ａ、Ｂ）は（０、０）あるい
は（０、１）のときに、クロツク信号CLOCKが
発生すると、Ｊ−KFF１０のＪ入力及びＫ入力
は各々「１」及び「０」なので、クロツク信号
CLOCKの立ち下がりでその出力QCは「１」とな
る。このため、（Ａ、Ｂ）が（０、１）の状態で
は、ANDゲート１１の出力は「１」となり、Ｊ
−KFF９のＪ入力及びＫ入力は共に「１」とな
る。一方、Ｊ−KFF８のＪ入力及びＫ入力は
各々「１」及び「０」なので、システムクロツク
信号Ｓ−CLOCKが入力されると、その立ち上が
りで状態（Ａ、Ｂ）は（０、１）から（１、０）
に変化する。そして、（１、０）の状態では、Ｊ
−KFF８の出力Aが「０」なので、Ｊ−KFF１
０のクリア端子CLRには「０」の信号が入力さ
れ続け、その出力QCは「０」に保持される。又、
ANDゲート１１の出力が「０」になるので、Ｊ
−KFF８のＪ入力及びＫ入力は各々「０」及び
「１」、そして、Ｊ−KFF９のＪ入力及びＫ入力
は共に「０」となり、従つて、システムクロツク
信号Ｓ−CLOCKが入力されると、その立ち上が
りで状態（Ａ、Ｂ）は（１、０）から（０、０）
に変化し、元の状態に戻る。
Ｂ）が（０、０）であつたとすると、Ｊ−KFF
８のＪ入力及びＫ入力は各々「０」及び「１」な
ので、システムクロツク信号Ｓ−CLOCKが入力
されると、その立ち上がりＪ−KFF８の状態Ａ
は「０」のままとなる。一方、Ｊ−KFF９のＪ
入力は「１」であり、ANDゲート１１の出力で
あるＫ入力は「０」又は「１」なので、いずれの
場合も、システムクロツク信号Ｓ−CLOCKの立
ち上がりで、Ｊ−KFF９の状態Ｂは「１」とな
る。即ち、システムクロツク信号Ｓ−CLOCKに
より状態（Ａ、Ｂ）は（０、０）から（０、１）
に変化する。状態（Ａ、Ｂ）は（０、０）あるい
は（０、１）のときに、クロツク信号CLOCKが
発生すると、Ｊ−KFF１０のＪ入力及びＫ入力
は各々「１」及び「０」なので、クロツク信号
CLOCKの立ち下がりでその出力QCは「１」とな
る。このため、（Ａ、Ｂ）が（０、１）の状態で
は、ANDゲート１１の出力は「１」となり、Ｊ
−KFF９のＪ入力及びＫ入力は共に「１」とな
る。一方、Ｊ−KFF８のＪ入力及びＫ入力は
各々「１」及び「０」なので、システムクロツク
信号Ｓ−CLOCKが入力されると、その立ち上が
りで状態（Ａ、Ｂ）は（０、１）から（１、０）
に変化する。そして、（１、０）の状態では、Ｊ
−KFF８の出力Aが「０」なので、Ｊ−KFF１
０のクリア端子CLRには「０」の信号が入力さ
れ続け、その出力QCは「０」に保持される。又、
ANDゲート１１の出力が「０」になるので、Ｊ
−KFF８のＪ入力及びＫ入力は各々「０」及び
「１」、そして、Ｊ−KFF９のＪ入力及びＫ入力
は共に「０」となり、従つて、システムクロツク
信号Ｓ−CLOCKが入力されると、その立ち上が
りで状態（Ａ、Ｂ）は（１、０）から（０、０）
に変化し、元の状態に戻る。
ここで、状態（Ａ、Ｂ）が上記３状態（０、
０）、（０、１）、（１、０）のときは、ANDゲー
ト１２の出力である検出信号DETは、常に「０」
なので、ANDゲート１６によりシステムクロツ
ク信号Ｓ−CLOCKは阻止され、ANDゲート１
４あるいは１５を通つた磁気デイスク装置３から
のクロツク信号をCLOCK−ＲあるいはCLOCK
−ＷがORゲート１７を介してクロツク信号
CLOCKとして出力される。即ち、クロツク検出
回路７は、状態（Ａ、Ｂ）が（０、０）及び
（０、１）のときに、クロツク信号CLOCK−Ｒ
あるいはCLOCK−Ｗが発生したか否かを検出
し、正常に発生している場合には、クロツク切換
回路６からは、クロツク信号CLOCKとして、磁
気デイスク装置３から送出されるクロツク信号
CLOCK−ＲあるいはCLOCK−Ｗが出力される。
０）、（０、１）、（１、０）のときは、ANDゲー
ト１２の出力である検出信号DETは、常に「０」
なので、ANDゲート１６によりシステムクロツ
ク信号Ｓ−CLOCKは阻止され、ANDゲート１
４あるいは１５を通つた磁気デイスク装置３から
のクロツク信号をCLOCK−ＲあるいはCLOCK
−ＷがORゲート１７を介してクロツク信号
CLOCKとして出力される。即ち、クロツク検出
回路７は、状態（Ａ、Ｂ）が（０、０）及び
（０、１）のときに、クロツク信号CLOCK−Ｒ
あるいはCLOCK−Ｗが発生したか否かを検出
し、正常に発生している場合には、クロツク切換
回路６からは、クロツク信号CLOCKとして、磁
気デイスク装置３から送出されるクロツク信号
CLOCK−ＲあるいはCLOCK−Ｗが出力される。
次に、状態（Ａ、Ｂ）が（０、０）及び（０、
１）のときに、クロツク信号CLOCKが発生しな
かつたとする。
１）のときに、クロツク信号CLOCKが発生しな
かつたとする。
この場合、状態（Ａ、Ｂ）は前述と同様に
（０、０）から（０、１）へ変化するが、（０、
１）の状態では、Ｊ−KFF１０のクロツク端子
CKには信号が入力されないので、その出力QCは
「０」のままとなり、ANDゲート１１の出力は
「０」となる。このため、システムクロツク信号
Ｓ−CLOCKが入力されると、その立ち上がりで
状態（Ａ、Ｂ）は（０、１）から（１、１）に変
化する、それ故、ANDゲート１２の検出信号
DETは「１」となり、ANDゲート１４及び１５
によりクロツク信号CLOCK−Ｒ及びCLOCK−
Ｗは阻止され、代わつて、システムクロツク信号
Ｓ−CLOCKがANDゲート１６及びORゲート１
７を介して、クロツク信号CLOCKとして出力さ
れる。尚、状態（１、１）では、状態（１、０）
のときと同様に、Ｊ−KFF１０がクリアされ、
又、Ｊ−KFF８及び９は制御信号Ｒによりクリ
アされることにより、元の状態（０、０）に戻
る。
（０、０）から（０、１）へ変化するが、（０、
１）の状態では、Ｊ−KFF１０のクロツク端子
CKには信号が入力されないので、その出力QCは
「０」のままとなり、ANDゲート１１の出力は
「０」となる。このため、システムクロツク信号
Ｓ−CLOCKが入力されると、その立ち上がりで
状態（Ａ、Ｂ）は（０、１）から（１、１）に変
化する、それ故、ANDゲート１２の検出信号
DETは「１」となり、ANDゲート１４及び１５
によりクロツク信号CLOCK−Ｒ及びCLOCK−
Ｗは阻止され、代わつて、システムクロツク信号
Ｓ−CLOCKがANDゲート１６及びORゲート１
７を介して、クロツク信号CLOCKとして出力さ
れる。尚、状態（１、１）では、状態（１、０）
のときと同様に、Ｊ−KFF１０がクリアされ、
又、Ｊ−KFF８及び９は制御信号Ｒによりクリ
アされることにより、元の状態（０、０）に戻
る。
ところで、制御信号Ｐは、前述した如く、デイ
スクコントローラ４から出力される信号であり、
読出し時は「１」に、そして、書込み時には
「０」となる。このため、読出し時には、DFF１
３の出力Ｑ及びＱは各々「１」及び「０」とな
り、ANDゲート１４を通つて読出し用クロツク
信号CLOCK−Ｒがクロツク信号CLOCKとして
出力され、書込み時にはDFF１３の出力Ｑ及び
Ｑは各々「０」及び「１」となり、ANDゲー
ト１５を通つて書込み用クロツク信号CLOCK−
Ｗがクロツク信号CLOCKとして出力される。
スクコントローラ４から出力される信号であり、
読出し時は「１」に、そして、書込み時には
「０」となる。このため、読出し時には、DFF１
３の出力Ｑ及びＱは各々「１」及び「０」とな
り、ANDゲート１４を通つて読出し用クロツク
信号CLOCK−Ｒがクロツク信号CLOCKとして
出力され、書込み時にはDFF１３の出力Ｑ及び
Ｑは各々「０」及び「１」となり、ANDゲー
ト１５を通つて書込み用クロツク信号CLOCK−
Ｗがクロツク信号CLOCKとして出力される。
次に、第１図の実施例に戻つて動作を説明す
る。
る。
今、CPU１を介してDMA転送命令が与えら
れ、デイスクコントローラ４がCPU１をホール
ド状態とし、メモリ２との間でDMA転送を行な
つているとする。この場合、磁気デイスク装置３
から送出されるクロツク信号CLOCK−Ｒあるい
はCLOCK−Ｗが所定期間以上停止したとする
と、従来の装置ではデイスクコントローラ４のク
ロツク端子CKにクロツク信号CLOCKが供給さ
れなくなるため、DMA転送状態のままとなり、
システムダウンしてしまうか、本発明では、前述
の如く、クロツク制御回路５により、システムク
ロツク信号Ｓ−CLOCKが、CLOCK−Ｒあるい
はCLOCK−Ｗに代わつて、デイスクコントロー
ラ４のクロツク端子CKに供給されるようになる。
このため、デイスクコントローラ４は、システム
クロツク信号Ｓ−CLOCKに基づきDMA転送を
続行し、DMA転送を終了する。そして、転送デ
ータのエラーチエツクを行ない、チエツク後、
CPU１のホールド状態を解除し、制御をCPU１
に戻す。
れ、デイスクコントローラ４がCPU１をホール
ド状態とし、メモリ２との間でDMA転送を行な
つているとする。この場合、磁気デイスク装置３
から送出されるクロツク信号CLOCK−Ｒあるい
はCLOCK−Ｗが所定期間以上停止したとする
と、従来の装置ではデイスクコントローラ４のク
ロツク端子CKにクロツク信号CLOCKが供給さ
れなくなるため、DMA転送状態のままとなり、
システムダウンしてしまうか、本発明では、前述
の如く、クロツク制御回路５により、システムク
ロツク信号Ｓ−CLOCKが、CLOCK−Ｒあるい
はCLOCK−Ｗに代わつて、デイスクコントロー
ラ４のクロツク端子CKに供給されるようになる。
このため、デイスクコントローラ４は、システム
クロツク信号Ｓ−CLOCKに基づきDMA転送を
続行し、DMA転送を終了する。そして、転送デ
ータのエラーチエツクを行ない、チエツク後、
CPU１のホールド状態を解除し、制御をCPU１
に戻す。
このように、システムクロツク信号Ｓ−
CLOCKは、クロツク信号CLOCK−Ｒあるいは
CLOCK−Ｗとは周期が異なるが、一応、デイス
クコントローラ４にはクロツク信号が印加される
ようになるので、デイスクコントローラ４は
DMA転送を終了することが可能となる。勿論、
システムクロツク信号Ｓ−CLOCKは、デイスク
コントローラ４に印加されるべき正常なクロツク
信号ではないので、エラーチエツクの際、エラー
が検出される。従つて、その後は、CPU１の制
御のもとに、例えば、DMA転送を再度行なわせ
たり、あるいは、エラーメツセージを表示してシ
ステムを一時待機状態とする等、何んらかの処置
を施すことが可能となり、システムダウンを防止
できる。
CLOCKは、クロツク信号CLOCK−Ｒあるいは
CLOCK−Ｗとは周期が異なるが、一応、デイス
クコントローラ４にはクロツク信号が印加される
ようになるので、デイスクコントローラ４は
DMA転送を終了することが可能となる。勿論、
システムクロツク信号Ｓ−CLOCKは、デイスク
コントローラ４に印加されるべき正常なクロツク
信号ではないので、エラーチエツクの際、エラー
が検出される。従つて、その後は、CPU１の制
御のもとに、例えば、DMA転送を再度行なわせ
たり、あるいは、エラーメツセージを表示してシ
ステムを一時待機状態とする等、何んらかの処置
を施すことが可能となり、システムダウンを防止
できる。
ところで、本実施例のクロツク検出回路７で
は、Ｊ−KFF８及び９の状態（Ａ、Ｂ）が（１、
１）になると、その状態が以後保持されてしま
う。そこで、磁気デイスク装置３のアクセスを開
始するとき、デイスクコントローラ４から制御信
号Ｒを出力し、この制御信号ＲでＪ−KFF８及
び９をクリアすることにより、元の状態（０、
０）に復帰させるようにしている。
は、Ｊ−KFF８及び９の状態（Ａ、Ｂ）が（１、
１）になると、その状態が以後保持されてしま
う。そこで、磁気デイスク装置３のアクセスを開
始するとき、デイスクコントローラ４から制御信
号Ｒを出力し、この制御信号ＲでＪ−KFF８及
び９をクリアすることにより、元の状態（０、
０）に復帰させるようにしている。
尚、フロツピーデイスク装置においては、読み
出しクロツク信号と読み出しデータとが合成され
た信号が、磁気デイスク装置から出力され、外部
で分離された読み出しクロツク信号がデイスクコ
ントローラに入力され、又、書き込みクロツク信
号を発生するクロツク発生器も磁気デイスク装置
外部に存在し、このクロツク発生器から書き込み
クロツク信号がデイスクコントローラへ入力され
る構成であつて、上述のハードデイスク装置の場
合と若干異なるが、本願は、このようなフロツピ
ーデイスク装置にも適用可能である。
出しクロツク信号と読み出しデータとが合成され
た信号が、磁気デイスク装置から出力され、外部
で分離された読み出しクロツク信号がデイスクコ
ントローラに入力され、又、書き込みクロツク信
号を発生するクロツク発生器も磁気デイスク装置
外部に存在し、このクロツク発生器から書き込み
クロツク信号がデイスクコントローラへ入力され
る構成であつて、上述のハードデイスク装置の場
合と若干異なるが、本願は、このようなフロツピ
ーデイスク装置にも適用可能である。
(ヘ) 発明の効果
本発明は、磁気デイスク装置のデータの読み出
し用あるいは書き込み用の第１のクロツク信号が
停止したことを検出し、デイスクコントローラ
に、第１のクロツク信号に代えて中央処理装置へ
のシステムクロツクに基づく第２のクロツク信号
を供給するようにしたので、デイスクコントロー
ラが主記憶装置との間でDMA転送を行なつてい
る最中に、第１のクロツク信号が停止しても、デ
イスクコントローラを引き続き動作させることが
可能となり、従つて、システムダウンを防止でき
る。
し用あるいは書き込み用の第１のクロツク信号が
停止したことを検出し、デイスクコントローラ
に、第１のクロツク信号に代えて中央処理装置へ
のシステムクロツクに基づく第２のクロツク信号
を供給するようにしたので、デイスクコントロー
ラが主記憶装置との間でDMA転送を行なつてい
る最中に、第１のクロツク信号が停止しても、デ
イスクコントローラを引き続き動作させることが
可能となり、従つて、システムダウンを防止でき
る。
第１図は本発明の実施例を含んで構成されるコ
ンピユータシステム全体を示すブロツク図、第２
図は本発明の実施例の具体回路図である。 主な図番の説明、１……CPU、２……メモリ、
３……磁気デイスク装置、４……デイスクコント
ローラ、５……クロツク制御回路、６……クロツ
ク切換回路、７……クロツク検出回路、８，９，
１０……Ｊ−KFF、１１，１２，１４，１５，
１６……ANDゲート、１３……DFF、１７……
ORゲート。
ンピユータシステム全体を示すブロツク図、第２
図は本発明の実施例の具体回路図である。 主な図番の説明、１……CPU、２……メモリ、
３……磁気デイスク装置、４……デイスクコント
ローラ、５……クロツク制御回路、６……クロツ
ク切換回路、７……クロツク検出回路、８，９，
１０……Ｊ−KFF、１１，１２，１４，１５，
１６……ANDゲート、１３……DFF、１７……
ORゲート。
Claims (1)
- １ 中央処理装置と、主記憶装置と、磁気デイス
ク装置と、該磁気デイスク装置のデータの読み出
し用あるいは書き込み用の第１のクロツク信号に
基づいて動作し、前記中央処理装置をホールド状
態として前記主記憶装置との間でDMA転送を行
うDMA転送機能を有するデイスクコントローラ
とを備えたコンピユータシステムにおいて、前記
第１のクロツク信号の有無を検出するクロツク検
出回路と、前記第１のクロツク信号とは異なる前
記中央処理装置へのシステムクロツクに基づく第
２のクロツク信号と前記第１のクロツク信号とを
入力し、前記クロツク検出回路の検出信号に応じ
ていずれか一方のクロツク信号を出力するクロツ
ク切換回路とより成り、前記第１のクロツク信号
が停止したとき、前記デイスクコントローラに前
記第１のクロツク信号に代えて前記第２のクロツ
ク信号を供給するようにしたことを特徴とするデ
イスクコントローラのクロツク制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171795A JPS6063633A (ja) | 1983-09-16 | 1983-09-16 | ディスクコントロ−ラのクロック制御回路 |
| US06/648,893 US4651277A (en) | 1983-09-16 | 1984-09-10 | Control system for a magnetic disk drive unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171795A JPS6063633A (ja) | 1983-09-16 | 1983-09-16 | ディスクコントロ−ラのクロック制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063633A JPS6063633A (ja) | 1985-04-12 |
| JPH0318207B2 true JPH0318207B2 (ja) | 1991-03-12 |
Family
ID=15929835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171795A Granted JPS6063633A (ja) | 1983-09-16 | 1983-09-16 | ディスクコントロ−ラのクロック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063633A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638925A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | 磁気デイスク装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5751136B2 (ja) * | 1973-10-09 | 1982-10-30 | ||
| JPS5128448A (ja) * | 1974-09-04 | 1976-03-10 | Hitachi Ltd | Deetatensoseigyohoshiki |
| JPS5374847A (en) * | 1976-12-15 | 1978-07-03 | Nec Corp | Memory unit |
| JPS5713567A (en) * | 1980-06-27 | 1982-01-23 | Mitsubishi Electric Corp | Multiprocessor system |
| JPS5843021A (ja) * | 1981-09-08 | 1983-03-12 | Nec Corp | クロツク切替方式 |
| JPS5872226A (ja) * | 1981-10-26 | 1983-04-30 | Fujitsu Ltd | クロツク切替え回路 |
-
1983
- 1983-09-16 JP JP58171795A patent/JPS6063633A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6063633A (ja) | 1985-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0318207B2 (ja) | ||
| JPH02135562A (ja) | キュー・バッファの制御方式 | |
| JPH0129636Y2 (ja) | ||
| JPS6095663A (ja) | ２重化磁気デイスク装置の自動切換装置 | |
| JPH0232444A (ja) | データ処理装置 | |
| JPS61204719A (ja) | 情報処理システム | |
| JP3012402B2 (ja) | 情報処理システム | |
| JP3892887B2 (ja) | 記憶装置 | |
| JP3916650B2 (ja) | 記憶装置 | |
| JPH04239355A (ja) | 電子ディスク装置 | |
| JP2569694B2 (ja) | ディスク制御装置 | |
| JPH0460262B2 (ja) | ||
| JPS6343831B2 (ja) | ||
| JPS60124734A (ja) | Ｃｐｕに対する割込み処理装置 | |
| JPS585856A (ja) | 論理装置のエラ−回復システム | |
| JPH0362244A (ja) | 半導体外部記憶装置におけるデータ保証制御方式 | |
| JPS61123086A (ja) | 磁気バブル記憶装置 | |
| JPS613258A (ja) | 補助記憶装置のデ−タ保護システム | |
| JPS61109154A (ja) | 固定デ−タ・レジスタのエラ−検出方式 | |
| JPH01314362A (ja) | エラー処理方式 | |
| JPS60167035A (ja) | 入出力制御装置 | |
| JPH0214461A (ja) | 磁気デイスク保護方式 | |
| JPS60239845A (ja) | 誤り報告方式 | |
| JPS57143646A (en) | Error recovery system for logical device | |
| JPH0254582B2 (ja) |