JPS5933561A - 計算機の診断装置 - Google Patents
計算機の診断装置Info
- Publication number
- JPS5933561A JPS5933561A JP57144116A JP14411682A JPS5933561A JP S5933561 A JPS5933561 A JP S5933561A JP 57144116 A JP57144116 A JP 57144116A JP 14411682 A JP14411682 A JP 14411682A JP S5933561 A JPS5933561 A JP S5933561A
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- JP
- Japan
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- circuit
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- register
- signal
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（」−）発明の技術分野
本発明は・Ｉｆｆ報処理装置に係り、業務実行時、論理
回路の診断を同時に実行していく診断方式に関する。
回路の診断を同時に実行していく診断方式に関する。
（２）従来技術及び問題点
計カ６）幾の診断方式には種々の方法があるが、従来技
術は計１２機のスティタス情報、データ情報のオン／オ
フを、あるタイミングで読み取り、記録し、障害発生時
に、記録されだ１Ｈ報をプリントアウトし、障害探索の
一助として萌用するものである。
術は計１２機のスティタス情報、データ情報のオン／オ
フを、あるタイミングで読み取り、記録し、障害発生時
に、記録されだ１Ｈ報をプリントアウトし、障害探索の
一助として萌用するものである。
ところがプリントアウトした内容から障￥Ｉｆ箇所を発
見する必髪があり、診断に手１１１換ζががっＣいた。
見する必髪があり、診断に手１１１換ζががっＣいた。
（３）発明の目的
本発明は、この様な点に鑑みてなされたもので、ハード
命令の実行毎に診断をｆテなうことにより、障害発生箇
所の発見を容易にした診断方式を提供することを目的と
する。
命令の実行毎に診断をｆテなうことにより、障害発生箇
所の発見を容易にした診断方式を提供することを目的と
する。
（４）発明の構成
上記目的は、本発明によれば、計ＶＴ機の論理回路内の
任意信号を、あらゆるコマンドを実行し２ている時にコ
マンド別にオン／オフの反転回数を記憶する論理回路を
設け、コマンド実行時に反転回数全記憶しあらかじめ、
コマンド別にｄｃ憶された任意信号の反転回数の仔１Ｍ
モ状態でコマンド実行待記録された任意信号を比較し、
削ｎ機を診断することを特徴とした診断方式によって達
成さ１１る。
任意信号を、あらゆるコマンドを実行し２ている時にコ
マンド別にオン／オフの反転回数を記憶する論理回路を
設け、コマンド実行時に反転回数全記憶しあらかじめ、
コマンド別にｄｃ憶された任意信号の反転回数の仔１Ｍ
モ状態でコマンド実行待記録された任意信号を比較し、
削ｎ機を診断することを特徴とした診断方式によって達
成さ１１る。
（５） 発明の実施例
以Ｆ本発明を実施例に基づいて説明する。
図は本発明の実／Ａ例を示す図で、１は計算機論理回路
、２は宿舎発生回路、３は命令オン／オフ検出回路、・
しは信号オン／オフ検出回路、５．６は反転検出カウン
ター、１は信号り記録レジスター、８ｔよ比較回路、９
は比較ｉｆｆ 服レジスタ、１０は命令／アドレス変換
回路、１１は信号比較情報メモリ、１２はアドレス選択
回路、１３は揮定回路、１４はメモリアドレス回路、１
５はメモリであろう 以下動作について説明する。
、２は宿舎発生回路、３は命令オン／オフ検出回路、・
しは信号オン／オフ検出回路、５．６は反転検出カウン
ター、１は信号り記録レジスター、８ｔよ比較回路、９
は比較ｉｆｆ 服レジスタ、１０は命令／アドレス変換
回路、１１は信号比較情報メモリ、１２はアドレス選択
回路、１３は揮定回路、１４はメモリアドレス回路、１
５はメモリであろう 以下動作について説明する。
ｒＸｔ算機算機論理上路上、障害診断に必要と考えた任
意の１ｄ号Ｎｏ、 Ｎ、 Ｎ２・・・・・・Ｎｎを信号
オン／オフ検出回路４で各信号のオン／オフの反転を検
１１甘する。この任意の信号は削Ｊｔ 、１幾の設ｉｆ
ｆ時にＪ）定しておく。この検出時間は、面金発生回路
２からの砧令オン／オフ検出回路３に導いた回合オン時
間により決めている。信号オン／オフ検出回路４で検出
された反転検出信号Ｄ Ｎ 、’、 ＤＮ＋ 、・・
・・・・ＤＮｎにより反転検出カウンター５、反転検出
カウンター６を動作させ、カウントする。
意の１ｄ号Ｎｏ、 Ｎ、 Ｎ２・・・・・・Ｎｎを信号
オン／オフ検出回路４で各信号のオン／オフの反転を検
１１甘する。この任意の信号は削Ｊｔ 、１幾の設ｉｆ
ｆ時にＪ）定しておく。この検出時間は、面金発生回路
２からの砧令オン／オフ検出回路３に導いた回合オン時
間により決めている。信号オン／オフ検出回路４で検出
された反転検出信号Ｄ Ｎ 、’、 ＤＮ＋ 、・・
・・・・ＤＮｎにより反転検出カウンター５、反転検出
カウンター６を動作させ、カウントする。
カウントされた値ＯＮ９、ＯＮい・・・・・・・・・Ｃ
，Ｎｎ、’Ｑ ＮＣｈ ０２ Ｎ＋・・・・・・０２
Ｎｎを信号記録レジスター７にセットする。
，Ｎｎ、’Ｑ ＮＣｈ ０２ Ｎ＋・・・・・・０２
Ｎｎを信号記録レジスター７にセットする。
一方、あらかじめＲＱ録されている信号止転情報メモリ
１１より（命令／アドレス変換回路ｌＯにより選択され
たアドレス）比較情報レジスター９に反転回数をセット
する。そして比１交回路８において信号記録レジスター
１と比較１ｎ報レジスター９の情報を比較する。比較情
報をＩ１定回路１３で判断し不一致の特メモリに反転検
出カウンター６の情報を記録する。これにより異常と−
考えられる信号情報の記録ができる。
１１より（命令／アドレス変換回路ｌＯにより選択され
たアドレス）比較情報レジスター９に反転回数をセット
する。そして比１交回路８において信号記録レジスター
１と比較１ｎ報レジスター９の情報を比較する。比較情
報をＩ１定回路１３で判断し不一致の特メモリに反転検
出カウンター６の情報を記録する。これにより異常と−
考えられる信号情報の記録ができる。
（６ン 発明の効果
以上のθ１１＜本発明によれば、ｌ’５鳴実行時に並行
して診断を行ないストアする様にしているので、障害箇
所の発見がきわめて容易である。
して診断を行ないストアする様にしているので、障害箇
所の発見がきわめて容易である。
図は本発明の実施例金示す図で、１はｌｉｔ’算磯論Ｊ
里回路、２は命令発生回路、３は命令オン／オフ検出回
路、４は信号オン／オフ検出回路、５．６は反転検出カ
ウンター、ツは信号ｉ記録レジスター、日は比較回路、
９は比較ＩＨ報レジスタ、１０は命令／アドレス変づ婆
回路、１１は信号比較情報メモリ、１２はアドレス選択
回路、１３は判定回路、１４ｉｊ、メモリアドレス回路
、１５はメモリである。
里回路、２は命令発生回路、３は命令オン／オフ検出回
路、４は信号オン／オフ検出回路、５．６は反転検出カ
ウンター、ツは信号ｉ記録レジスター、日は比較回路、
９は比較ＩＨ報レジスタ、１０は命令／アドレス変づ婆
回路、１１は信号比較情報メモリ、１２はアドレス選択
回路、１３は判定回路、１４ｉｊ、メモリアドレス回路
、１５はメモリである。
Claims (1)
- 計、ｊ？、（幾の論、卯回路内の任意信号を、あらゆる
コマンドを実行している時に、コマンド別にオン／オフ
の反転回数を記憶する論理回路を設け、コマンド実行時
に反転回航を記憶しあらかじめ、コマンド別に記憶され
た任意信号の反転回数とコマンド実行待記録された任意
信号を比較し、その結果に基づいて、計算機を診断する
ことを１１テ微としだ計Ａ−餞の診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144116A JPS5933561A (ja) | 1982-08-20 | 1982-08-20 | 計算機の診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144116A JPS5933561A (ja) | 1982-08-20 | 1982-08-20 | 計算機の診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933561A true JPS5933561A (ja) | 1984-02-23 |
| JPH0410100B2 JPH0410100B2 (ja) | 1992-02-24 |
Family
ID=15354557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144116A Granted JPS5933561A (ja) | 1982-08-20 | 1982-08-20 | 計算機の診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933561A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5147509A (en) * | 1974-10-23 | 1976-04-23 | Sumitomo Light Metal Ind | Seikeisei nosugureta kanetsukokagataaruminiumugokin |
| JPS5449040A (en) * | 1977-09-26 | 1979-04-18 | Nec Corp | Check unit for logic circuit |
-
1982
- 1982-08-20 JP JP57144116A patent/JPS5933561A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5147509A (en) * | 1974-10-23 | 1976-04-23 | Sumitomo Light Metal Ind | Seikeisei nosugureta kanetsukokagataaruminiumugokin |
| JPS5449040A (en) * | 1977-09-26 | 1979-04-18 | Nec Corp | Check unit for logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410100B2 (ja) | 1992-02-24 |
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