JPS63200249A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS63200249A JPS63200249A JP62031615A JP3161587A JPS63200249A JP S63200249 A JPS63200249 A JP S63200249A JP 62031615 A JP62031615 A JP 62031615A JP 3161587 A JP3161587 A JP 3161587A JP S63200249 A JPS63200249 A JP S63200249A
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- Japan
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- G—PHYSICS
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一アドレスが複数のレベルを持つキャッシ
ュ記憶のエラー処理機能を試験するために、擬似障害を
発生する機能全有する情報処理装置に関する。
ュ記憶のエラー処理機能を試験するために、擬似障害を
発生する機能全有する情報処理装置に関する。
従来、この種の情報処理装置は、第２図に示される構成
を有している。ここで説明するキャッシュ記憶３は４レ
ベルの場合である。通常の動作。
を有している。ここで説明するキャッシュ記憶３は４レ
ベルの場合である。通常の動作。
すなわち擬似障害を使用してエラー処理機能全試験する
以外の動作では、デグレードレジスタ４のレベル０，１
．２．３の内容は全て０″であり。
以外の動作では、デグレードレジスタ４のレベル０，１
．２．３の内容は全て０″であり。
キャッシュ記憶３の全レベルを使用している事全示し、
インバータダート８１〜８４の出力は°１１７９となる
。また９診断制御部１内の擬似障害指示フラグ６の内容
も、擬似障害指示レベルレジスタ７の各レベルの内容も
全てＩｔ ＯＩＩであり、擬似障害でないことを示し、
アンドゲート１２〜１５の出力である各レベルの擬似障
害指示信号１６〜１９は０”となる。これ等のことによ
り、パリティチェック回路３１〜３４の出力は、オア回
路３５〜３８．アンド回路４１〜４４全通って、そのま
ま各レベルのＥＩＦ ４５〜４８に入力される。よって
各レベルのデータはチェック可能な状態で動作する。
インバータダート８１〜８４の出力は°１１７９となる
。また９診断制御部１内の擬似障害指示フラグ６の内容
も、擬似障害指示レベルレジスタ７の各レベルの内容も
全てＩｔ ＯＩＩであり、擬似障害でないことを示し、
アンドゲート１２〜１５の出力である各レベルの擬似障
害指示信号１６〜１９は０”となる。これ等のことによ
り、パリティチェック回路３１〜３４の出力は、オア回
路３５〜３８．アンド回路４１〜４４全通って、そのま
ま各レベルのＥＩＦ ４５〜４８に入力される。よって
各レベルのデータはチェック可能な状態で動作する。
次に、キャッシュ記憶３のリードでいづれかのレベルに
・やりティエラーを起こした場合に作動するエラー処理
機能が正常であるかどうかを確かめる為に、擬似障害す
なわちリードデータを強制的にパリティエラーさせるか
１強制的にＥＩＦ ’ｉ点灯させる事で試験を行う場合
の動作について説明する。診断制御部１は、擬似障害指
示レベルレジスタ７の擬似障害を起こそうとするレベル
、例えばレベルＯＫ″′１”を入れ、擬似障害指示フラ
グ６に“１”を入れた場合、アンドダート１２の出力で
あるレベルＯ擬似障害指示信号１６が′１＃となる。擬
似障害指示レベルレノスタフの他のレベルの内容はＯ”
、デグレードレベルレジスタ４の内容は全て０”である
から、レベル１〜３擬似障害指示信号１７〜１９が“０
”、インバータゲート８１〜８４の出力はｌ ” 、
Ａ？リティチェック回路３１〜３４の出力は′０”であ
るので。
・やりティエラーを起こした場合に作動するエラー処理
機能が正常であるかどうかを確かめる為に、擬似障害す
なわちリードデータを強制的にパリティエラーさせるか
１強制的にＥＩＦ ’ｉ点灯させる事で試験を行う場合
の動作について説明する。診断制御部１は、擬似障害指
示レベルレジスタ７の擬似障害を起こそうとするレベル
、例えばレベルＯＫ″′１”を入れ、擬似障害指示フラ
グ６に“１”を入れた場合、アンドダート１２の出力で
あるレベルＯ擬似障害指示信号１６が′１＃となる。擬
似障害指示レベルレノスタフの他のレベルの内容はＯ”
、デグレードレベルレジスタ４の内容は全て０”である
から、レベル１〜３擬似障害指示信号１７〜１９が“０
”、インバータゲート８１〜８４の出力はｌ ” 、
Ａ？リティチェック回路３１〜３４の出力は′０”であ
るので。
オアゲート３５とアンドダート４１の出力は′１″とな
り、レベルＯＥＩＦが′１＃となる。このことにより、
レベル０のｉ９リティエラーが報告され。
り、レベルＯＥＩＦが′１＃となる。このことにより、
レベル０のｉ９リティエラーが報告され。
エラー処理機能が動作するので、その動作が正常かどう
かの試験が行える。レベル０のｚｆ リティエラーを起
こした後は１診断制御部１がデグレードレベルレジスタ
４のレベル（１ｍ” １ ”ｅ入し、 ７ンドグート４
１の出力を常に′０”とし、レベル０のノヤリティエラ
ーを報告しないようにする。
かの試験が行える。レベル０のｚｆ リティエラーを起
こした後は１診断制御部１がデグレードレベルレジスタ
４のレベル（１ｍ” １ ”ｅ入し、 ７ンドグート４
１の出力を常に′０”とし、レベル０のノヤリティエラ
ーを報告しないようにする。
デグレードレベルレジスタ４の出力は１図示してはいな
いが、キャッシュ記憶３のヒツト制御にも送られており
、デグレードレベルレジスタ４で′ｌ”となったレベル
はヒラトラしない様に制御サレル。デグレードレベルレ
ジスタ４のレベルＯに”１”Ｔｈ入れることにより、キ
ャッシュ記憶３のレベル０を切離した後は１診断制御部
１は、レベルＯと同様のことをレベル１，２．３につい
ても行い、どのレベルでＡ？リティエラーしてもエラー
処理機能が正常に動作するかを試験する。ここではキャ
ッシュ記憶が４レベルの場合で説明したが、従来の技術
では第２図のレベル０〜３擬似障害指示信号１６〜１９
が示すとおり１診断制御部１とキャッシュ記憶装置２の
間にレベルの数だけのインタフェースを張ることになる
。
いが、キャッシュ記憶３のヒツト制御にも送られており
、デグレードレベルレジスタ４で′ｌ”となったレベル
はヒラトラしない様に制御サレル。デグレードレベルレ
ジスタ４のレベルＯに”１”Ｔｈ入れることにより、キ
ャッシュ記憶３のレベル０を切離した後は１診断制御部
１は、レベルＯと同様のことをレベル１，２．３につい
ても行い、どのレベルでＡ？リティエラーしてもエラー
処理機能が正常に動作するかを試験する。ここではキャ
ッシュ記憶が４レベルの場合で説明したが、従来の技術
では第２図のレベル０〜３擬似障害指示信号１６〜１９
が示すとおり１診断制御部１とキャッシュ記憶装置２の
間にレベルの数だけのインタフェースを張ることになる
。
上述した従来の擬似障害発生方式では、キャッシュ記憶
のレベルの数と同じだけ、擬似障害指示レベルレジスタ
のレベル数と診断制御部とキャッシュ記憶装置間の擬似
障害指示信号の数がなくてはならず、キャッシュ記憶の
レベルが多い場合にはハードウェア、インタフェースの
増加に繋がるという欠点がある。従って１通常の動作や
処理速度に関係しない機能回路のハードウェアやインタ
フェースをできるだけ少くしたい場合には不都合である
。
のレベルの数と同じだけ、擬似障害指示レベルレジスタ
のレベル数と診断制御部とキャッシュ記憶装置間の擬似
障害指示信号の数がなくてはならず、キャッシュ記憶の
レベルが多い場合にはハードウェア、インタフェースの
増加に繋がるという欠点がある。従って１通常の動作や
処理速度に関係しない機能回路のハードウェアやインタ
フェースをできるだけ少くしたい場合には不都合である
。
本発明によるキャッシュ記憶装置の擬似障害発生方式は
、同一アドレスが複数のレベルを持つキャッシュ記憶の
エラー処理機能を試験するために。
、同一アドレスが複数のレベルを持つキャッシュ記憶の
エラー処理機能を試験するために。
擬似障害を発生する機能金有する情報処理装置において
、擬似障害通知信号を発生する手段と、上記複数のレベ
ルのうちどのレベルを使用して運転するかの情報を保持
するデグレードレジスタと。
、擬似障害通知信号を発生する手段と、上記複数のレベ
ルのうちどのレベルを使用して運転するかの情報を保持
するデグレードレジスタと。
デグレードレジスタの内容から前記擬似障害信号により
擬似障害レベルを求める手段とを有している。
擬似障害レベルを求める手段とを有している。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す図である。従来技術と
同様に、キャッシュ記憶３は４レベルのものを示しであ
る。
同様に、キャッシュ記憶３は４レベルのものを示しであ
る。
擬似障害を起こしてエラー処理機能を試験する時以外は
１診断制御部１内の擬似障害指示フラグ６の内容は０”
であるので、擬似障害指示信号１１が′０”、デグレー
ドレベルレジスタ４の全レベルが０″となっているので
、アンドｆｆ−）２１〜２４の出力が“０”９反転量力
付アンドケ゛−ト５７〜６００反転出力側が全て１”と
なシ。
１診断制御部１内の擬似障害指示フラグ６の内容は０”
であるので、擬似障害指示信号１１が′０”、デグレー
ドレベルレジスタ４の全レベルが０″となっているので
、アンドｆｆ−）２１〜２４の出力が“０”９反転量力
付アンドケ゛−ト５７〜６００反転出力側が全て１”と
なシ。
各レベルのパリティチェック回路３１〜３４の出力はア
ンドダート４１〜４４の出力、すなわち各レベルのＥＩ
Ｆ ４５〜４８にそのまま出力される。
ンドダート４１〜４４の出力、すなわち各レベルのＥＩ
Ｆ ４５〜４８にそのまま出力される。
よって各レベルのデータはチェック可能な状態で動作す
る。
る。
次に、擬似障害を起こし、エラー処理機能を試験する場
合について説明する。診断制御部１は。
合について説明する。診断制御部１は。
擬似障害指示フラグ６に１″を入れると、擬似障害指示
信号１１もパ１”となる。また、各レベルの・ｆ ＩＪ
ティチェック回路３１〜３４の出力が全て“Ｏ”、デグ
レードレベルレジスタ４の内容が全て０”であることか
ら２反転出力付アンドグ９−ト５７の反転出力が°＠ｔ
ｌｌ、アンドｆ −） ６９〜７エの出力がＯ＃となる
ことは明白である。よって、アンドｆ −ト２１の出力
はｌｔ＋＃、アンドダート２２〜２４の出力ば′０＃と
なり、これ等４つの出力はオアゲート３５〜３８を通っ
て、アンドゲート４１〜４４の一方の入力端子にそれぞ
れ＋ｔ １ ｎ 、 ｎ □ ｓ、′０”、０”が入力
される。デグレードレベルレジスタ４の内容が全て０”
であることよシ１反転出力付ア／ドｒ−ト５７〜６０の
反転出力側が全て１″とな９．アンドグ９−ト４１の出
力がパ１”、アンドゲート４２〜４４の出力が０”とな
るので、レベル０のＥＩＦ ４５のみが１″となりエラ
ーとして報告される。
信号１１もパ１”となる。また、各レベルの・ｆ ＩＪ
ティチェック回路３１〜３４の出力が全て“Ｏ”、デグ
レードレベルレジスタ４の内容が全て０”であることか
ら２反転出力付アンドグ９−ト５７の反転出力が°＠ｔ
ｌｌ、アンドｆ −） ６９〜７エの出力がＯ＃となる
ことは明白である。よって、アンドｆ −ト２１の出力
はｌｔ＋＃、アンドダート２２〜２４の出力ば′０＃と
なり、これ等４つの出力はオアゲート３５〜３８を通っ
て、アンドゲート４１〜４４の一方の入力端子にそれぞ
れ＋ｔ １ ｎ 、 ｎ □ ｓ、′０”、０”が入力
される。デグレードレベルレジスタ４の内容が全て０”
であることよシ１反転出力付ア／ドｒ−ト５７〜６０の
反転出力側が全て１″とな９．アンドグ９−ト４１の出
力がパ１”、アンドゲート４２〜４４の出力が０”とな
るので、レベル０のＥＩＦ ４５のみが１″となりエラ
ーとして報告される。
ここで、エラー処理機能の１つとして、エラーを起こし
たキャッシュ記憶３０レベルｏを切離す為に、デグレー
ドレベルレジスタ４のレベル０に′１”を入れる。デグ
レードレベルレジスタ４の内容は１図示していないが、
キャッシュ記憶３のヒント制御にも送られておシ、デグ
レードレベルレソスタ４でｆｉｌｍとなったレベルはヒ
ントしない様に制御される。デグレードレベルレジスタ
４のレベル０が′１＃となっているので９反転出力付ア
ンドダート５７の反転出力側が′ｏ＃となり。
たキャッシュ記憶３０レベルｏを切離す為に、デグレー
ドレベルレジスタ４のレベル０に′１”を入れる。デグ
レードレベルレジスタ４の内容は１図示していないが、
キャッシュ記憶３のヒント制御にも送られておシ、デグ
レードレベルレソスタ４でｆｉｌｍとなったレベルはヒ
ントしない様に制御される。デグレードレベルレジスタ
４のレベル０が′１＃となっているので９反転出力付ア
ンドダート５７の反転出力側が′ｏ＃となり。
アンドｆ−ト４１の出力は常に′０”となる。まり、デ
グレードレベルレジスタ４のレベル０が“１”であるこ
とにより１反転比力付アンドゲ−ト５フの非反転出力側
が“１＃２反転出力付アンドゲート５８の反転出力側が
“１”となり、アンドゲート６９の出力は１“となる。
グレードレベルレジスタ４のレベル０が“１”であるこ
とにより１反転比力付アンドゲ−ト５フの非反転出力側
が“１＃２反転出力付アンドゲート５８の反転出力側が
“１”となり、アンドゲート６９の出力は１“となる。
よって、この状態で擬似障害指示フラグ６が“１”であ
れば。
れば。
アンドグ” −ト２２の出力は１”となる。ここで。
デグレードレベルレジスタ４のレベル１，２．３は全て
“０”であり１反転量力付アンドデート５８〜６０の反
転出力側が全て゛ｔ１ｍ、アンドヶ９−ドア０．７１が
０”となるので、アンドゲート４２の出力が“１＃、ア
／ドグ−）４３．４３の出力が共に０”となり、レベル
ＩのＥＩＦ ４６が“１″となってレベル１のエラーと
して報告される。
“０”であり１反転量力付アンドデート５８〜６０の反
転出力側が全て゛ｔ１ｍ、アンドヶ９−ドア０．７１が
０”となるので、アンドゲート４２の出力が“１＃、ア
／ドグ−）４３．４３の出力が共に０”となり、レベル
ＩのＥＩＦ ４６が“１″となってレベル１のエラーと
して報告される。
以上のことによれば、デグレードレベルレジスタ４が全
て′０′であればレベルＯにエラーが。
て′０′であればレベルＯにエラーが。
デグレードレベルレジスタ４のレベルＯに“ＩＪｌ他に
０”を入れるとレベル１にエラーが起きたことになる。
０”を入れるとレベル１にエラーが起きたことになる。
同ｍＫ、ｆ＃レードレベルＶソスタ４のレベル０と１に
１”を入れて、擬似障害指示フラグ６を１”にすれば、
レベル２がエラー金、又デグレードレベルンヅスタ４（
ＤＶベルＯ〜２に”１”を入れて、擬似障害指示フラグ
６を１にすれば。
１”を入れて、擬似障害指示フラグ６を１”にすれば、
レベル２がエラー金、又デグレードレベルンヅスタ４（
ＤＶベルＯ〜２に”１”を入れて、擬似障害指示フラグ
６を１にすれば。
レベル３がエラーを起こす様に動作する。
すなわち、この構成によれば、デグレードレベルレジス
タ４は通常の機能を果たしながら２診断制御部１から１
本の擬似障害指示信号１１を受けるだけで、全レベルの
擬似障害を起こすことができる。
タ４は通常の機能を果たしながら２診断制御部１から１
本の擬似障害指示信号１１を受けるだけで、全レベルの
擬似障害を起こすことができる。
以上説明したように２本発明は、擬似障害通知信号を発
生する手段と、複数レベルのうちとのレベルを使用して
運転するかの情報を保持するデグレードレジスタと、デ
グレードレジスタの内容から擬似障害信号により擬似障
害レベル全米める手段を持つ構成であるので２診断制御
部は擬似障害指示フラグのみを持てばよく９診断制御部
−キャッシー記憶装置間のインタフェースもレベル数カ
幾らになろうとも１本の擬似障害指示信号でよくなると
いう効果がある。まだ、この構成によるキャッシュ記憶
装置への影響も、レベル数に応じて数ケ゛−ト増えるの
みとなる。
生する手段と、複数レベルのうちとのレベルを使用して
運転するかの情報を保持するデグレードレジスタと、デ
グレードレジスタの内容から擬似障害信号により擬似障
害レベル全米める手段を持つ構成であるので２診断制御
部は擬似障害指示フラグのみを持てばよく９診断制御部
−キャッシー記憶装置間のインタフェースもレベル数カ
幾らになろうとも１本の擬似障害指示信号でよくなると
いう効果がある。まだ、この構成によるキャッシュ記憶
装置への影響も、レベル数に応じて数ケ゛−ト増えるの
みとなる。
以下今日
第１図は本発明の一実施例を示す図、第２図は従来技術
を示す図である。 １・・・診断制御部、２・・・キャッシュ記憶装置、３
・・・キャッシュ記憶＠ ４・・・デグレードレベルレ
ジスタ、６・・・擬似障害指示フラグ、１１・・・擬似
障害指示信号、２１〜２４・・・アンドｒ−）、３１〜
３４・・・パリティチェック回路、３５〜３８・・・オ
アダート、４１〜４４・・・アン）”ｆ−ト、４５・・
・レベル０ＥＩＦ 、 ４６・・・レベルＩ ＥＩＦ
、 ４７・・・レベル２ ＥＩＦ’。 ４８・・・レベル３ ＥＩＦ 、 ５７〜６０・・・反
転出力付アンドゲート、６９〜７１・・・アンドダート
。
を示す図である。 １・・・診断制御部、２・・・キャッシュ記憶装置、３
・・・キャッシュ記憶＠ ４・・・デグレードレベルレ
ジスタ、６・・・擬似障害指示フラグ、１１・・・擬似
障害指示信号、２１〜２４・・・アンドｒ−）、３１〜
３４・・・パリティチェック回路、３５〜３８・・・オ
アダート、４１〜４４・・・アン）”ｆ−ト、４５・・
・レベル０ＥＩＦ 、 ４６・・・レベルＩ ＥＩＦ
、 ４７・・・レベル２ ＥＩＦ’。 ４８・・・レベル３ ＥＩＦ 、 ５７〜６０・・・反
転出力付アンドゲート、６９〜７１・・・アンドダート
。
Claims (1)
- １、同一アドレスが複数のレベルを持つキャッシュ記憶
のエラー処理機能を試験するために、擬似障害を発生す
る機能を有する情報処理装置において、擬似障害信号を
発生する手段と、上記複数のレベルのうちエラー時に切
り離すべきレベル情報を保持するデグレードレジスタと
、該デグレードレジスタの内容から前記擬似障害信号に
より擬似障害を起こすレベルを求める手段を有すること
を特徴とするキャッシュ記憶装置の擬似障害発生方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031615A JPH0734185B2 (ja) | 1987-02-16 | 1987-02-16 | 情報処理装置 |
| DE3850272T DE3850272T2 (de) | 1987-02-16 | 1988-02-15 | Cache-Speicher mit Schaltungen zur Selbstfehlerkontrolle und sequentiellen Prüfung. |
| CA000558902A CA1297193C (en) | 1987-02-16 | 1988-02-15 | Cache memory having self-error checking and sequential verification circuits |
| EP88102190A EP0279396B1 (en) | 1987-02-16 | 1988-02-15 | Cache memory having self-error checking and sequential verification circuits |
| US07/155,680 US4891809A (en) | 1987-02-16 | 1988-02-16 | Cache memory having self-error checking and sequential verification circuits |
| AU11737/88A AU603964B2 (en) | 1987-02-16 | 1988-02-16 | Cache memory having self-error checking and sequential verification circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031615A JPH0734185B2 (ja) | 1987-02-16 | 1987-02-16 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63200249A true JPS63200249A (ja) | 1988-08-18 |
| JPH0734185B2 JPH0734185B2 (ja) | 1995-04-12 |
Family
ID=12336116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031615A Expired - Lifetime JPH0734185B2 (ja) | 1987-02-16 | 1987-02-16 | 情報処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4891809A (ja) |
| EP (1) | EP0279396B1 (ja) |
| JP (1) | JPH0734185B2 (ja) |
| AU (1) | AU603964B2 (ja) |
| CA (1) | CA1297193C (ja) |
| DE (1) | DE3850272T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179561A (en) * | 1988-08-16 | 1993-01-12 | Ntt Data Communications Systems Corporation | Totally self-checking checker |
| JP2780372B2 (ja) * | 1989-08-29 | 1998-07-30 | 株式会社日立製作所 | デイスク制御装置のキヤツシユ組込制御方法 |
| JPH0415834A (ja) * | 1990-05-09 | 1992-01-21 | Nec Corp | コンピュータの試験方式 |
| US5377197A (en) * | 1992-02-24 | 1994-12-27 | University Of Illinois | Method for automatically generating test vectors for digital integrated circuits |
| JPH0667980A (ja) * | 1992-05-12 | 1994-03-11 | Unisys Corp | ４ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムおよびメインフレームコンピュータの高速キャッシュメモリへのアクセス時のダブルミスを防ぐ方法 |
| US5809525A (en) * | 1993-09-17 | 1998-09-15 | International Business Machines Corporation | Multi-level computer cache system providing plural cache controllers associated with memory address ranges and having cache directories |
| US5539895A (en) * | 1994-05-12 | 1996-07-23 | International Business Machines Corporation | Hierarchical computer cache system |
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