JPS5933575A - アドレス制御器 - Google Patents
アドレス制御器Info
- Publication number
- JPS5933575A JPS5933575A JP57144210A JP14421082A JPS5933575A JP S5933575 A JPS5933575 A JP S5933575A JP 57144210 A JP57144210 A JP 57144210A JP 14421082 A JP14421082 A JP 14421082A JP S5933575 A JPS5933575 A JP S5933575A
- Authority
- JP
- Japan
- Prior art keywords
- address
- address bus
- bus
- order
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電子計算機等に使われるメモリ装置のアド
レス制御器に関するものである。電子計算機金柑いた高
速フーリエ変換に卦いて、演算前のデータのアドレス配
列と、演痒後のデータのアドレス配列は、アドレスバス
上のヒ゛ットの配列の順序が上位ビットと下位ビットが
逆となるような配列となっている事は周知の部実である
。
レス制御器に関するものである。電子計算機金柑いた高
速フーリエ変換に卦いて、演算前のデータのアドレス配
列と、演痒後のデータのアドレス配列は、アドレスバス
上のヒ゛ットの配列の順序が上位ビットと下位ビットが
逆となるような配列となっている事は周知の部実である
。
従来の高速フーリエ変換装置でｒ」、演算後のデータ配
列を演算前のデータ配列に戻すために、ビットシフトＪ
’Ｖ４１’Ｆ金用いたソフトウェアによるｒ１１配列演
算が行われていた。また、扱うデータ点数全固定化した
高速ツー９工変換装置では、入力アドレス線と出力アド
レス線のビット配列順金入れ換える等の方法が行われて
いた。しかし、ソフトウェアを用いる方式では、アドレ
ス入れ換えの演算に要する１１♀間が長いという欠点が
あり、アドレス線の配列を換える方式では、データの配
列数が１ｂ］定されてしまうという欠点があった。
列を演算前のデータ配列に戻すために、ビットシフトＪ
’Ｖ４１’Ｆ金用いたソフトウェアによるｒ１１配列演
算が行われていた。また、扱うデータ点数全固定化した
高速ツー９工変換装置では、入力アドレス線と出力アド
レス線のビット配列順金入れ換える等の方法が行われて
いた。しかし、ソフトウェアを用いる方式では、アドレ
ス入れ換えの演算に要する１１♀間が長いという欠点が
あり、アドレス線の配列を換える方式では、データの配
列数が１ｂ］定されてしまうという欠点があった。
この発明け、従来の方式の持つこのような欠点金除くた
めになされたもので、アドレス上のヒツト配列を任意の
データ数の場合について、入れ換えが可能なアドレス制
御器’ｋＷ供するものである。
めになされたもので、アドレス上のヒツト配列を任意の
データ数の場合について、入れ換えが可能なアドレス制
御器’ｋＷ供するものである。
図は、この発明の一実施列？示すものである。
図において、は）は入力アドレスバス、 ＋２１ｐ出力
アドレスバス、＋３１ｉｄ）！Ｉステートドライバ、
＋４１Ｈ（１ル回路、８１〜３３はビット制餌１信号入
力端（５）はＯＲ回路である。入力アドレスバスｉｌ＋
の最低位のビットから数えたアドレスビット線の番号音
■、出力アドレスパス（２）のそれ２Ｊとし、アドレス
バスの信号線の総数Ｍ１．Ｊとするとき。
アドレスバス、＋３１ｉｄ）！Ｉステートドライバ、
＋４１Ｈ（１ル回路、８１〜３３はビット制餌１信号入
力端（５）はＯＲ回路である。入力アドレスバスｉｌ＋
の最低位のビットから数えたアドレスビット線の番号音
■、出力アドレスパス（２）のそれ２Ｊとし、アドレス
バスの信号線の総数Ｍ１．Ｊとするとき。
Ｊ ＝＝ Ｍ ａ −Ｉ ＋１・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・−・・・
・・・・・・・・・・・ｉｌ＋（出しｌ＜１＜Ｍａ、ｌ
≦Ｊ≦Ｍａ ）なる関係のめ６２本の信号線がトリスラ
ートドライバ（３）の入出力端にＪｍ続され、このよう
な関係のあるすべてのトリステートドライバ＋ｄｌのイ
ンビピット入力端（４）を盃列に接続したものｔピット
１ｆｌＪ岬１ｇ号端：′３１〜・′＋３ とする。
・・・・・・・・・・・・・・・・・・・・・−・・・
・・・・・・・・・・・ｉｌ＋（出しｌ＜１＜Ｍａ、ｌ
≦Ｊ≦Ｍａ ）なる関係のめ６２本の信号線がトリスラ
ートドライバ（３）の入出力端にＪｍ続され、このよう
な関係のあるすべてのトリステートドライバ＋ｄｌのイ
ンビピット入力端（４）を盃列に接続したものｔピット
１ｆｌＪ岬１ｇ号端：′３１〜・′＋３ とする。
同様に。
Ｊ＝八へａ −Ｉ十に＋１ （Ｊ≦Ｍ ａ −Ｋ ）
−・・・ｉ２Ｊなる関係のある２本の信号線がトリス
テートドライバ（３）の入出力を構成し、このような関
係のあるすべてのドライバと。
−・・・ｉ２Ｊなる関係のある２本の信号線がトリス
テートドライバ（３）の入出力を構成し、このような関
係のあるすべてのドライバと。
Ｊ ＝ Ｉ （Ｊ ）Ｍａ−１（＋１ン ・・
・・・・・・・・・・・・・・・・・・・（３）なる関
係のある２本の１６号線ヲ入出力とするトリステートド
ライバ（３）のインヒビット入力＠（４）が並列に接続
され、ビット制画信号入力端Ｓｋに接続されるものとす
る。
・・・・・・・・・・・・・・・・・・・（３）なる関
係のある２本の１６号線ヲ入出力とするトリステートド
ライバ（３）のインヒビット入力＠（４）が並列に接続
され、ビット制画信号入力端Ｓｋに接続されるものとす
る。
このような構成となっているので、ピット制イ卸信号入
力端Ｓｋ に入力信号が加えられると人力アドレスバス
山のアドレス信号のうち上位のに一１ピツＨ−ｊ出力ア
ドレスバス（２）の上位に一１ピットに１対１の対応で
出力され、入力アドレスバス＋１１の下位Ｍａ−にピッ
Ｈ−ｊ出力アドレスバス（２）のＦ位Ｍａ −Ｋビット
に配列順が最上位ビット側と最上位ピット側が入れ換っ
て出力されている。このため任意のデータ数の高速フー
リエ変換等に訃けるアドレス変換を極めて高速に行う事
が５Ｔη目である。
力端Ｓｋ に入力信号が加えられると人力アドレスバス
山のアドレス信号のうち上位のに一１ピツＨ−ｊ出力ア
ドレスバス（２）の上位に一１ピットに１対１の対応で
出力され、入力アドレスバス＋１１の下位Ｍａ−にピッ
Ｈ−ｊ出力アドレスバス（２）のＦ位Ｍａ −Ｋビット
に配列順が最上位ビット側と最上位ピット側が入れ換っ
て出力されている。このため任意のデータ数の高速フー
リエ変換等に訃けるアドレス変換を極めて高速に行う事
が５Ｔη目である。
この装置上期えば、＃ｘ磯等の外部付加装置として高速
フーリエ変換装置上用いる場合、データの入出力を極め
て高速で行う事ができその効果は大きい。
フーリエ変換装置上用いる場合、データの入出力を極め
て高速で行う事ができその効果は大きい。
なお、仁の発明は以上の実施例に限られる事なし、トリ
ステートドライバを人力用出力用の２梅類１＃え双方同
性アドレスバス線として用いても同様に構成し得る＄は
明らかである。また、ビットの配列の反転のない上位ビ
ット巌については、インヒビット入力端盆〜数のビット
制（２）入力上用いてＯＲ回路で駆動しても全く同様に
実施出来る事は明らかである。
ステートドライバを人力用出力用の２梅類１＃え双方同
性アドレスバス線として用いても同様に構成し得る＄は
明らかである。また、ビットの配列の反転のない上位ビ
ット巌については、インヒビット入力端盆〜数のビット
制（２）入力上用いてＯＲ回路で駆動しても全く同様に
実施出来る事は明らかである。
図はこの発明の一実施例ケ示す図である。図において、
ｔｌｌｆｌ−、ｉ：入力アドレスバス、（２）は出力
アドレスバス、（３）はトリスラードドライバ回路、１
５１〜８３はビット・ｂＩＪ両人カイｇ号急である。 代理人 葛 野 信 −
ｔｌｌｆｌ−、ｉ：入力アドレスバス、（２）は出力
アドレスバス、（３）はトリスラードドライバ回路、１
５１〜８３はビット・ｂＩＪ両人カイｇ号急である。 代理人 葛 野 信 −
Claims (1)
- 【特許請求の範囲】 メモリ装置のアドレスバス線に番地信号を出力するアド
レス制飢器において、このアドレス制御器が２組の等し
い叔のアドレスどット巌から成るアドレスバス′ｆｃ持
ち、第１のアドレスバスの上位の任意のビット数のアド
レスピット線と、第２のアドレスバスの上位の対応する
ピット線とがトリステートドライバ回路でφ絖され、第
１のアドレスバスの浅９のＦ位ビット線ハ第２のアドレ
スバスの残りの下位ピット線の配列と上−Ｆの順序が。 入れ換るように対応するビットｍ１Ｉ−ＩＪ７）ｉトリ
スナートドライバ回路で、接続され、これらのトリステ
ートドライバ回路のインヒビット入力はすべて並列接続
されており、さらに、２組以上のビット反転の無い上位
ピット数の組合せに対して上記トリステートドライバ回
路の組合せが作られていることを特徴とする゛アドレス
制御器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144210A JPS5933575A (ja) | 1982-08-20 | 1982-08-20 | アドレス制御器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144210A JPS5933575A (ja) | 1982-08-20 | 1982-08-20 | アドレス制御器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933575A true JPS5933575A (ja) | 1984-02-23 |
Family
ID=15356787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144210A Pending JPS5933575A (ja) | 1982-08-20 | 1982-08-20 | アドレス制御器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933575A (ja) |
-
1982
- 1982-08-20 JP JP57144210A patent/JPS5933575A/ja active Pending
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