JPS6372000A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPS6372000A JPS6372000A JP61218393A JP21839386A JPS6372000A JP S6372000 A JPS6372000 A JP S6372000A JP 61218393 A JP61218393 A JP 61218393A JP 21839386 A JP21839386 A JP 21839386A JP S6372000 A JPS6372000 A JP S6372000A
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- Japan
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、特に水平・垂直パリ
ティ及びＥＣＣ回路を同一基板上に配置した半導体メモ
リに関する。
ティ及びＥＣＣ回路を同一基板上に配置した半導体メモ
リに関する。
［従来の技術〕
半導体メモリａ）ソフ１へエラーを改善し、歩留りを向
上させるには、Ｅ ＣＣ回路をオンチ・ツブした半導体
メモリが有効である。１．νに、水平・垂直パリティ方
式によるＥ （、： （−：回路は池の１８００回路に
比してチップ上に占める面精が小さい′Ｊ″？徴をｂ′
）。
上させるには、Ｅ ＣＣ回路をオンチ・ツブした半導体
メモリが有効である。１．νに、水平・垂直パリティ方
式によるＥ （、： （−：回路は池の１８００回路に
比してチップ上に占める面精が小さい′Ｊ″？徴をｂ′
）。
従来の水平・垂直パリティ方式によるＥＣＣ囲路の一例
として、第３図のプロ・ツク図に示すものがある。この
従来例において、水平群データ及び垂直群データを選択
し、バリディ生成回路に送るための回路は、周辺回路と
してカラムアドレスを入力とし水平群選択信号校び垂直
群ｊ２択信号を出力とするデコーダ１，２と、アレイ内
に前記水平群選択信号または垂直１′３選択信号３人力
としビット線３のデータを水平Ｉ′：ｆ、データ出力線
または垂直群データ出力線に出力する１択回路・ｌ、５
とから成る。さらにアレイ内には、カラムアドレスを人
力とし、ピッＩ−線ｊ７信号号企出力するデコーグ８と
ビット線選択信号によりピッ１〜線３とデータ人出力信
号線を接続するスイッチ７とが必要である。
として、第３図のプロ・ツク図に示すものがある。この
従来例において、水平群データ及び垂直群データを選択
し、バリディ生成回路に送るための回路は、周辺回路と
してカラムアドレスを入力とし水平群選択信号校び垂直
群ｊ２択信号を出力とするデコーダ１，２と、アレイ内
に前記水平群選択信号または垂直１′３選択信号３人力
としビット線３のデータを水平Ｉ′：ｆ、データ出力線
または垂直群データ出力線に出力する１択回路・ｌ、５
とから成る。さらにアレイ内には、カラムアドレスを人
力とし、ピッＩ−線ｊ７信号号企出力するデコーグ８と
ビット線選択信号によりピッ１〜線３とデータ人出力信
号線を接続するスイッチ７とが必要である。
」一連した従来の回路では、アレイ内をじ１通ずる配線
としてカラムアドレス、水平群及び垂直群選択信号、水
平群及び垂直群データ出力線、データ入出力信号線等が
必要であることから、ＥＣＣ回路を持たない半導体メモ
リと比してチップ面積が著しく増加するという欠点があ
る。
としてカラムアドレス、水平群及び垂直群選択信号、水
平群及び垂直群データ出力線、データ入出力信号線等が
必要であることから、ＥＣＣ回路を持たない半導体メモ
リと比してチップ面積が著しく増加するという欠点があ
る。
本発明の目的は、このような問題を解決し、水平群デコ
ーダ及び垂直群デコーダをアレイ内に設け、アし・イ内
を貫通ずる水平群及び爪直群ｊｘ択信号をな・＜シて論
理和回路を付加することにより、カラムデコーダを除き
、半導体チップ面積を少くした半導体メモリ回路を提供
することにある。
ーダ及び垂直群デコーダをアレイ内に設け、アし・イ内
を貫通ずる水平群及び爪直群ｊｘ択信号をな・＜シて論
理和回路を付加することにより、カラムデコーダを除き
、半導体チップ面積を少くした半導体メモリ回路を提供
することにある。
［問題点を解決するための手段−１
本発明の構成は、水平、垂直パリティ及び誤り訂正回路
を同一基板−にに配置した半導体メモリ回路において、
カラムアドレスを上位および下位の２組に分けそれぞれ
の組に属するアドレス信号を人力し７に平群および垂直
群の各選択信号を出力する第１及び第２のデコーダと、
これら各デコーダの出力信号をそれぞれ入力しビット線
ｊＸ信号号分それぞれ出力する論理和回路とを備えるこ
とを特徴とする。
を同一基板−にに配置した半導体メモリ回路において、
カラムアドレスを上位および下位の２組に分けそれぞれ
の組に属するアドレス信号を人力し７に平群および垂直
群の各選択信号を出力する第１及び第２のデコーダと、
これら各デコーダの出力信号をそれぞれ入力しビット線
ｊＸ信号号分それぞれ出力する論理和回路とを備えるこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図である
。本実施例は、上位カラムアドレス１０を入力とし、水
平群選択信号１２を出力とする水平群デコーダ１と、下
位カラムアドレス１１を入力とし垂直群選択信号１３を
出力とする垂直群デーコーダ２と、水平群選択信号１２
を入力としビット線３のデータを水平群データ出力線１
５に出力する水平群選択回路４と、垂直群選択信号１３
を入力とし、ビット線３のデータを垂直１：゛ｒデータ
出力線１６に出力する垂直群選択回路５と、水平１（゛
を及び垂直群選択信号１２．１３を入力としビ・ソト線
選択信号１４を出力とする論理和回路６と、ビ・ソｌ−
線選択信号１４によりピッｌ−線３とデータ入出力信号
線１７とを接続するスイッチ７とから構成される。
。本実施例は、上位カラムアドレス１０を入力とし、水
平群選択信号１２を出力とする水平群デコーダ１と、下
位カラムアドレス１１を入力とし垂直群選択信号１３を
出力とする垂直群デーコーダ２と、水平群選択信号１２
を入力としビット線３のデータを水平群データ出力線１
５に出力する水平群選択回路４と、垂直群選択信号１３
を入力とし、ビット線３のデータを垂直１：゛ｒデータ
出力線１６に出力する垂直群選択回路５と、水平１（゛
を及び垂直群選択信号１２．１３を入力としビ・ソト線
選択信号１４を出力とする論理和回路６と、ビ・ソｌ−
線選択信号１４によりピッｌ−線３とデータ入出力信号
線１７とを接続するスイッチ７とから構成される。
次にこの回路の動作の説明を行う。
水平群及び垂直群デコーダ１，２は、水平群又は垂直群
選択信号１２．１３を出力し、これら水平群及び垂直群
選択信号１２．１３はそれぞれの３π択回路！１．５を
動作させ、ピッ１−線３のデータを水平群及び゛垂直群
データ出力線１５．１６に出力させる。一方、論理和回
路６は水平群及び垂直Ｈ’ｆ選択信号１２．１３により
駆動されビット線選択信号１／１を出力する。また、ス
イッチ７はビット線選択信号１４によりピッＩ−線３と
データ入出力信号線１７とを接続する９ 第２図は本発明による第２の実施例を示すブロック図で
ある。
選択信号１２．１３を出力し、これら水平群及び垂直群
選択信号１２．１３はそれぞれの３π択回路！１．５を
動作させ、ピッ１−線３のデータを水平群及び゛垂直群
データ出力線１５．１６に出力させる。一方、論理和回
路６は水平群及び垂直Ｈ’ｆ選択信号１２．１３により
駆動されビット線選択信号１／１を出力する。また、ス
イッチ７はビット線選択信号１４によりピッＩ−線３と
データ入出力信号線１７とを接続する９ 第２図は本発明による第２の実施例を示すブロック図で
ある。
上位カラムアドレス入力が同じである複数の水平群デコ
ーダを１−）の水平Ｂ′ｔデコーダ１で代表させ、この
水平群デコーダ１の出力である水平群ｍ択イ３号を２つ
分けた水平群ｊＡ択倍信号２１゜１２２として水子０遷
択回路４１．４２及び論理和回路６１．６２の入力とし
ている。他の（ｊへ成は２系統示しているが、各系統は
第１の実施例と同じである。すなわち、垂直群デコーダ
２１゜２２、ビット線３１，３２．垂直群選択回路５１
、５２．ビット線、データ入出力信号線スイ・ソチ７１
．７２が２系統ある構成となっている。この実施例では
、水平群デコーダ１が共通に使用されるためデコーダの
数を減少できるという利点がある。
ーダを１−）の水平Ｂ′ｔデコーダ１で代表させ、この
水平群デコーダ１の出力である水平群ｍ択イ３号を２つ
分けた水平群ｊＡ択倍信号２１゜１２２として水子０遷
択回路４１．４２及び論理和回路６１．６２の入力とし
ている。他の（ｊへ成は２系統示しているが、各系統は
第１の実施例と同じである。すなわち、垂直群デコーダ
２１゜２２、ビット線３１，３２．垂直群選択回路５１
、５２．ビット線、データ入出力信号線スイ・ソチ７１
．７２が２系統ある構成となっている。この実施例では
、水平群デコーダ１が共通に使用されるためデコーダの
数を減少できるという利点がある。
１発明の効果〕
以上実施例に示し、たように、本発明は、カラムアドレ
スを２組に分け、アレイ内に第１及び第２のデコーダ１
，２と論理和回路とを設けることにより、アレイ内をｄ
通する配線数を削減し、半導体チップ面積を少くするこ
とができる効果がある。
スを２組に分け、アレイ内に第１及び第２のデコーダ１
，２と論理和回路とを設けることにより、アレイ内をｄ
通する配線数を削減し、半導体チップ面積を少くするこ
とができる効果がある。
第１図、第２図は本発明の第１および第２の実施倒のブ
ロック図、第３図は従来の水平群及び■（直前データを
ｉＵ択する回路のブロック図である。 １・・・水平群デコーダ、２，２１．２２・・・垂直群
デコーダ、３，３１．３２・・・ピッ１〜線、４゜４１
．４２・・・水平群１ｕ択回路、５，５１．５２・・・
垂直群選択回路、６，６１．６２・・・論理和回路、８
・・・カラムアドレスデコーダ、７，７１．７２・・・
ピッｌ−線・データ入出力信号線スイッチ、９・・・カ
ラムアドレス、１０・・・上位カラムアドレス、１１・
・・下位カラムアドレス、１．２，１２１，１２２・・
・水平群選択信号、１３，１３１，１３２・・・垂直群
選択回路、１４，１４１，１４２・・・ピン１〜線３Ｍ
択（８号、１５，１．５１．１５２・・・水平群データ
出力線、１６，１６１，１６２・・・垂直群データ出力
線、１７ 、 Ｌ７１ 、 １７２・・・データ入出力
信号線、 ′−８Ｊ
ロック図、第３図は従来の水平群及び■（直前データを
ｉＵ択する回路のブロック図である。 １・・・水平群デコーダ、２，２１．２２・・・垂直群
デコーダ、３，３１．３２・・・ピッ１〜線、４゜４１
．４２・・・水平群１ｕ択回路、５，５１．５２・・・
垂直群選択回路、６，６１．６２・・・論理和回路、８
・・・カラムアドレスデコーダ、７，７１．７２・・・
ピッｌ−線・データ入出力信号線スイッチ、９・・・カ
ラムアドレス、１０・・・上位カラムアドレス、１１・
・・下位カラムアドレス、１．２，１２１，１２２・・
・水平群選択信号、１３，１３１，１３２・・・垂直群
選択回路、１４，１４１，１４２・・・ピン１〜線３Ｍ
択（８号、１５，１．５１．１５２・・・水平群データ
出力線、１６，１６１，１６２・・・垂直群データ出力
線、１７ 、 Ｌ７１ 、 １７２・・・データ入出力
信号線、 ′−８Ｊ
Claims (1)
- 水平、垂直パリテイ及び誤り訂正回路を同一基板上に
配置した半導体メモリ回路において、カラムアドレスを
上位および下位の２組に分けそれぞれの組に属するアド
レス信号を入力し水平群および垂直群の各選択信号を出
力する第１及び第２のデコーダと、これら各デコーダの
出力信号をそれぞれ入力しビット線選択信号をそれぞれ
出力する論理和回路とを備えることを特徴とする半導体
メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218393A JPS6372000A (ja) | 1986-09-16 | 1986-09-16 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218393A JPS6372000A (ja) | 1986-09-16 | 1986-09-16 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6372000A true JPS6372000A (ja) | 1988-04-01 |
Family
ID=16719202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218393A Pending JPS6372000A (ja) | 1986-09-16 | 1986-09-16 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6372000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006212702A (ja) * | 2005-01-05 | 2006-08-17 | Kikusui Seisakusho Ltd | 粉末圧縮成形機 |
-
1986
- 1986-09-16 JP JP61218393A patent/JPS6372000A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006212702A (ja) * | 2005-01-05 | 2006-08-17 | Kikusui Seisakusho Ltd | 粉末圧縮成形機 |
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