JPS5933862A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5933862A JPS5933862A JP57143925A JP14392582A JPS5933862A JP S5933862 A JPS5933862 A JP S5933862A JP 57143925 A JP57143925 A JP 57143925A JP 14392582 A JP14392582 A JP 14392582A JP S5933862 A JPS5933862 A JP S5933862A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- amplifier
- gate
- fet
- fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２・＼
産業上の利用分野
本発明は化合物半導体を用いた半導体集積回路に関する
ものである。
ものである。
従来例の構成とその問題点
Ｇ４Ａｓよりなる電界効果トランジスタ（以下ＦＥＴと
よぶ）を結合コンデンサを介して三段結合し、かつ三段
目のＦＥＴドレインと初段ＦＥＴのゲート間に抵抗を挿
入した三段結合負帰還増幅回路は、低消費電力で高利得
を有する広帯域増幅回路として公知である。
よぶ）を結合コンデンサを介して三段結合し、かつ三段
目のＦＥＴドレインと初段ＦＥＴのゲート間に抵抗を挿
入した三段結合負帰還増幅回路は、低消費電力で高利得
を有する広帯域増幅回路として公知である。
しかし々がら、ＦＥＴを結合コンデンサを介して結合し
、全体として負帰還を施した増幅回路では、オープンル
ープ利得が大きく、また１ ０００ＭＨｚ 付近の高
周波領域では、三段目の出力側の位相が入力に対して、
１８０°からずれてきて、動作が不安定となるという欠
点がある。
、全体として負帰還を施した増幅回路では、オープンル
ープ利得が大きく、また１ ０００ＭＨｚ 付近の高
周波領域では、三段目の出力側の位相が入力に対して、
１８０°からずれてきて、動作が不安定となるという欠
点がある。
発明の目的
本発明は上記従来の欠点を除去し、高周波領域において
も安定に動作する半導体集積回路を提供することを目的
とする。
も安定に動作する半導体集積回路を提供することを目的
とする。
３ ページ
発明の構成
本発明は、化合物半導体よりなるＦＥＴを結合コンデン
サを介して三段結合し、かつ三段目のＦＥＴのドレイン
と初段ＦＥＴのゲート間に抵抗を直列に挿入した負帰還
増幅回路において、二段目捷だは三段目のＦＥＴのゲー
ト・ソース間に抵抗を直列に挿入して、二段目・三段目
のＦＥＴの入力インピーダンスを下げることにより、広
帯域で安定に動作するＦＥＴモノリシック広帯域増幅器
を可能ならしめるものである。
サを介して三段結合し、かつ三段目のＦＥＴのドレイン
と初段ＦＥＴのゲート間に抵抗を直列に挿入した負帰還
増幅回路において、二段目捷だは三段目のＦＥＴのゲー
ト・ソース間に抵抗を直列に挿入して、二段目・三段目
のＦＥＴの入力インピーダンスを下げることにより、広
帯域で安定に動作するＦＥＴモノリシック広帯域増幅器
を可能ならしめるものである。
実施例
以下、実施例に基づいて本発明を説明する。
第１図は本発明の実施例における半導体集積回路の回路
図である。１．．２．３は、それぞれＧ ａＡｓＦＫＴ
を示す。４は入力端子、５は出力端子である。６，７は
それぞれドレインバイアス端子、８゜９はそれぞれゲー
トバイアス端子、１０．１１はそれぞれ結合コンデンサ
である。１２．１３はそれぞれ帰還容量、帰還抵抗、１
４．１５はそれぞれ二段目のＦＥＴのゲート・ソース間
に挿入した容量、抵抗、１６，１γは同じく三段１」の
ＦＥＴに挿入した容量、抵抗を示す。
図である。１．．２．３は、それぞれＧ ａＡｓＦＫＴ
を示す。４は入力端子、５は出力端子である。６，７は
それぞれドレインバイアス端子、８゜９はそれぞれゲー
トバイアス端子、１０．１１はそれぞれ結合コンデンサ
である。１２．１３はそれぞれ帰還容量、帰還抵抗、１
４．１５はそれぞれ二段目のＦＥＴのゲート・ソース間
に挿入した容量、抵抗、１６，１γは同じく三段１」の
ＦＥＴに挿入した容量、抵抗を示す。
本実施例の半導体集積回路においては、このＦＥＴのゲ
ート・ソース間に挿入された抵抗１５゜１了により、二
段１」・三段目のＦＥＴの入力インピーダンスが低減で
き、その結果、全体の増幅器のオープンループ利得を大
幅に低下することができる。
ート・ソース間に挿入された抵抗１５゜１了により、二
段１」・三段目のＦＥＴの入力インピーダンスが低減で
き、その結果、全体の増幅器のオープンループ利得を大
幅に低下することができる。
本実施例に用いた回路定数の値を次表に示すが、この回
路定数を有する増幅器の場合、ゲート・ソース間抵抗１
５．１７を挿入することにより、オープンループ利得は
、約６０ ｄＢ から約３６ ｄＢに下げることができ
る。
路定数を有する増幅器の場合、ゲート・ソース間抵抗１
５．１７を挿入することにより、オープンループ利得は
、約６０ ｄＢ から約３６ ｄＢに下げることができ
る。
また、この実施例の増幅器における出力の位相特性の計
算結果を第２図の特性曲線１８に示す。
算結果を第２図の特性曲線１８に示す。
なお、ここには比較のために抵抗１５，１了および容量
１４．１６のない従来の増幅器の特性曲線１９も共に示
す。本発明の実施例の回路の場合、出力の位相特性が９
０°の線と交わる周波数、すなわち帰還が負帰還から正
帰還に変わる周波数が、５ ページ 表 約３３００ＭＨ２となり、従来の増幅器に比べて大幅に
改善されている。
１４．１６のない従来の増幅器の特性曲線１９も共に示
す。本発明の実施例の回路の場合、出力の位相特性が９
０°の線と交わる周波数、すなわち帰還が負帰還から正
帰還に変わる周波数が、５ ページ 表 約３３００ＭＨ２となり、従来の増幅器に比べて大幅に
改善されている。
この回路を用いたＧａＡｓモノリシックＩＣ広帯域増幅
器の実施例の特性を第３図に示す。最大利得としては、
約２４ｄＢの値が得られており、ま６− ゛ た、３ｄＢ減衰の帯域としては、２０００ＭＨ２が得ら
れている。さらに、発振現象を起こさずに安定に動作す
る帯域は、約２９００ＭＨｚ であった。この安定動
作帯域は、従来の抵抗１５．１７のない増幅器の場合の
１０００ＭＨ２に対して、約２倍となっている。
器の実施例の特性を第３図に示す。最大利得としては、
約２４ｄＢの値が得られており、ま６− ゛ た、３ｄＢ減衰の帯域としては、２０００ＭＨ２が得ら
れている。さらに、発振現象を起こさずに安定に動作す
る帯域は、約２９００ＭＨｚ であった。この安定動
作帯域は、従来の抵抗１５．１７のない増幅器の場合の
１０００ＭＨ２に対して、約２倍となっている。
以上述べたように、本実施例の半導体集積回路はＧａＡ
ｓのＦＲＴを三段、結合コンデンサにより三段直結し、
三段目のドレインから一段目のゲ−）・に抵抗によシ負
帰還をかけた広帯域増幅器において、二段目または三段
目のＦＥＴのゲート・ソース間に抵抗を挿入することに
より、１００１００Ｏ以上の高周波領域においても安定
に動作する高利得広帯域増幅器が得られる。
ｓのＦＲＴを三段、結合コンデンサにより三段直結し、
三段目のドレインから一段目のゲ−）・に抵抗によシ負
帰還をかけた広帯域増幅器において、二段目または三段
目のＦＥＴのゲート・ソース間に抵抗を挿入することに
より、１００１００Ｏ以上の高周波領域においても安定
に動作する高利得広帯域増幅器が得られる。
なお、以上の実施例の説明では、三段目のドレインから
一段目のゲートへの帰還回路に容量が挿入されているが
、この容量はなくてもよい。また、上記説明では、二段
目・三段目のＦＥＴ両方に、抵抗および容量を挿入して
いるが、どちらか一方に挿入するだけでもよい。抵抗１
５．１７に直列７ページ に挿入されている容量１４・１６はなくてもよい。
一段目のゲートへの帰還回路に容量が挿入されているが
、この容量はなくてもよい。また、上記説明では、二段
目・三段目のＦＥＴ両方に、抵抗および容量を挿入して
いるが、どちらか一方に挿入するだけでもよい。抵抗１
５．１７に直列７ページ に挿入されている容量１４・１６はなくてもよい。
捷だ、二段目・三段目ＦＥＴのゲ−１・・ソース間抵抗
１５・１７は、」−の説明では結合コンデンサの後方に
挿入されているが、第４図の他の実施例に示すように、
結合コンデンサの前方に挿入してもよい。
１５・１７は、」−の説明では結合コンデンサの後方に
挿入されているが、第４図の他の実施例に示すように、
結合コンデンサの前方に挿入してもよい。
なお、アンプのＮＦ（雑音指数）は、初段のＦＥＴの相
互コンダクタンスｇｍの値でほぼ決定される。１ＧＨｚ
でのＮＦの値を３〜２ｄＢ まで下げようとするときは
、初段のＦＥＴの相互、コンダクタンスｇｍ の値を２
０ｍ５以」二にする必要があることが分った。ＦＥＴの
相互コンダクタンスｇｍは、ゲート長が１μｍ付近のと
きは、はぼ次式で近似される。
互コンダクタンスｇｍの値でほぼ決定される。１ＧＨｚ
でのＮＦの値を３〜２ｄＢ まで下げようとするときは
、初段のＦＥＴの相互、コンダクタンスｇｍ の値を２
０ｍ５以」二にする必要があることが分った。ＦＥＴの
相互コンダクタンスｇｍは、ゲート長が１μｍ付近のと
きは、はぼ次式で近似される。
ｇｍ■ψ１ＩＩＷ
ここに、Ｎ（ｉは活性層の不純物濃度、Ｗはゲート幅で
ある。したがってｇｍをあげるには、不純物濃度Ｎｄ、
ゲート幅Ｗを共に大きくすれば良い。
ある。したがってｇｍをあげるには、不純物濃度Ｎｄ、
ゲート幅Ｗを共に大きくすれば良い。
しかし、こうすると、ＦＥＴを流れる電流は大きくなる
だめ最適値がある。実験によれば、Ｎｄ＝２ ｘｌｏ
ａｍ 、 Ｗ ＝ ２００ ｐｒｎ以」二にすれば
ＮＦ−２〜３ｄＢが実現された。
だめ最適値がある。実験によれば、Ｎｄ＝２ ｘｌｏ
ａｍ 、 Ｗ ＝ ２００ ｐｒｎ以」二にすれば
ＮＦ−２〜３ｄＢが実現された。
前記の理由により、初段のＦＥＴのゲート幅Ｗは、ある
程度以上大きくする必要があるが、逆に二段目、三段目
のＦＥＴのゲート幅は、ＮＦの観点からは大きくする必
要はなく、むしろ、消費電流を小さくするだめにゲート
幅Ｗを初段より小さくすることが有利である。一般には
、低歪特性を得るだめに、アンプのゲート幅は、後段程
大きくなるように設計するが、本実施例では、前述のこ
とを考慮して、初段のゲート幅を４００μｍ 、二段目
・三段目を２００μｍで構成した。
程度以上大きくする必要があるが、逆に二段目、三段目
のＦＥＴのゲート幅は、ＮＦの観点からは大きくする必
要はなく、むしろ、消費電流を小さくするだめにゲート
幅Ｗを初段より小さくすることが有利である。一般には
、低歪特性を得るだめに、アンプのゲート幅は、後段程
大きくなるように設計するが、本実施例では、前述のこ
とを考慮して、初段のゲート幅を４００μｍ 、二段目
・三段目を２００μｍで構成した。
発明の詳細
な説明したように本発明の半導体集積回路は、１００１
００Ｏ以上の高周波領域においても安定に動作して高利
得が得られるもので工業上の利用価値が高い。
００Ｏ以上の高周波領域においても安定に動作して高利
得が得られるもので工業上の利用価値が高い。
第１図は本発明の一実施例における半導体集積回路の回
路図、第２図は同実施例の回路および従９ページ 来の増幅回路の出力の位相特性を示す図、第３図は同実
施例の回路の利得の周波数特性を示す図、第４図は本発
明の他の実施例の半導体集積回路の回路図を示す。 １・・・・・・初段ＦＥＴ、２・・・・・・三段目ＦＥ
Ｔ、ｓ・・・・・・三段目ＦＥＴ、４・・・・・・入力
端子、６・・・・・出力端子、６，７・・・・・・ドレ
インバイアス端子、８，９・・・・・・ゲートバイアス
端子、１０．１１・・・・・結合コンデンサ、１２・・
・・・・帰還容量、１３・・・・・・帰還抵抗、１４．
１５・・・・・・二段目ＦＥＴのゲート・ソース間に挿
入された容量・抵抗、１６．１７・・・・・・三段目Ｆ
ＥＴのゲート・ソース間に挿入された容量・抵抗、１８
・・・・・本発明一実施例の出力の位相特性曲線、１９
・・・・・従来の増幅器の出力の位相特性曲線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 パへう刀ξ簾欠（＾イＨｚ）
路図、第２図は同実施例の回路および従９ページ 来の増幅回路の出力の位相特性を示す図、第３図は同実
施例の回路の利得の周波数特性を示す図、第４図は本発
明の他の実施例の半導体集積回路の回路図を示す。 １・・・・・・初段ＦＥＴ、２・・・・・・三段目ＦＥ
Ｔ、ｓ・・・・・・三段目ＦＥＴ、４・・・・・・入力
端子、６・・・・・出力端子、６，７・・・・・・ドレ
インバイアス端子、８，９・・・・・・ゲートバイアス
端子、１０．１１・・・・・結合コンデンサ、１２・・
・・・・帰還容量、１３・・・・・・帰還抵抗、１４．
１５・・・・・・二段目ＦＥＴのゲート・ソース間に挿
入された容量・抵抗、１６．１７・・・・・・三段目Ｆ
ＥＴのゲート・ソース間に挿入された容量・抵抗、１８
・・・・・本発明一実施例の出力の位相特性曲線、１９
・・・・・従来の増幅器の出力の位相特性曲線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 パへう刀ξ簾欠（＾イＨｚ）
Claims (3)
- （１） 化合物半導体よりなる電界効果トランジスタ
を結合コンデンサを介して三段結合し、三段目の電界効
果トランジスタのドレインと初段の電界効果ｌ・ランリ
スタのゲート間に抵抗を挿入するとともに二段目まだは
三段目の電界効果トランジスタのゲート・ソース間に抵
抗を挿入したことを特徴とする半導体集積回路。 - （２） 二段目または三段目の電界効果トランジスタ
のゲート・ソース間に抵抗と直列に容量が接続されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路。 - （３）初段の電界効果トランジスタのゲート幅が、２段
目、３段目の電界効果トランジスタのゲート幅よりも広
いことを特徴とする特許請求の範囲第１項記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143925A JPS5933862A (ja) | 1982-08-18 | 1982-08-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143925A JPS5933862A (ja) | 1982-08-18 | 1982-08-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933862A true JPS5933862A (ja) | 1984-02-23 |
Family
ID=15350280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143925A Pending JPS5933862A (ja) | 1982-08-18 | 1982-08-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013185932A (ja) * | 2012-03-07 | 2013-09-19 | Mitsubishi Electric Corp | ミリ波送受信モジュール |
-
1982
- 1982-08-18 JP JP57143925A patent/JPS5933862A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013185932A (ja) * | 2012-03-07 | 2013-09-19 | Mitsubishi Electric Corp | ミリ波送受信モジュール |
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