JPS60113509A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPS60113509A JPS60113509A JP21955083A JP21955083A JPS60113509A JP S60113509 A JPS60113509 A JP S60113509A JP 21955083 A JP21955083 A JP 21955083A JP 21955083 A JP21955083 A JP 21955083A JP S60113509 A JPS60113509 A JP S60113509A
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- JP
- Japan
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- differential amplifier
- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
不発り」は差動増幅器に係り、特に電界効果型トランジ
スタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ、以下単にＦ’ＥＴと言う）を入力手段とする差動増
幅器に関するものである。
スタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ、以下単にＦ’ＥＴと言う）を入力手段とする差動増
幅器に関するものである。
半導体回路の性能向上は年々進歩を続けている。
一般に広く使用される回路の中に演算増幅器、コンパレ
ータがあるが、この種の回路においても性能向上が強く
望まれているのは言うまでもない。
ータがあるが、この種の回路においても性能向上が強く
望まれているのは言うまでもない。
演算増幅器、コンパレータは高い入力インピーダンスを
必要とするため、ＦＥＴを入力手段とする差動増幅器が
入力回路に用いられることが多い。この場合この差動増
幅器の性能は、演算増幅器の入力に関する特性、すなわ
ち入力オフセット電圧。
必要とするため、ＦＥＴを入力手段とする差動増幅器が
入力回路に用いられることが多い。この場合この差動増
幅器の性能は、演算増幅器の入力に関する特性、すなわ
ち入力オフセット電圧。
周波数特性に直接影響を与えるので、益々その改良が望
まれている。
まれている。
第１図は演算増幅器等に適用された従来の差動増幅器の
回路例を示す。この図において差動増幅器は概略第２図
のように書きなおすことができる。
回路例を示す。この図において差動増幅器は概略第２図
のように書きなおすことができる。
ここでＱｌ、 Ｑ２はＰＥＴによる差動増幅回路であり
、Ｑ３． Ｑ４はアクティブ・ロード回路、Ｑ５は電圧
増幅器、Ｑ６ ＋ Ｑ７は出力増幅器である。
、Ｑ３． Ｑ４はアクティブ・ロード回路、Ｑ５は電圧
増幅器、Ｑ６ ＋ Ｑ７は出力増幅器である。
この様な構成において、入力オフセット電圧はこのＦＥ
Ｔ差動増幅回路で決定される。すなわちＮ段の増幅器を
縦続接続し、各段の入力オフセット電圧を入力側から順
にｓ Ｖ６１＊ Ｖ（＋２１・・・ＶｏＮとし、電圧利
得を順にＡ□＋Ａ２・・・ＡＭとすると、全体のオ７セ
ット電圧Ｖ。は、Ｖｏ＝ Ｖ、 十Ｖ２／Ａ□＋ Ｖ３
／Ａ、 ・Ａ２・Ｏ様に表わされる。ここで、各段の利
得、特に初段のオＵ得が十分高いと、ｖｏ＋Ｖｏ□とな
り、さらにＶ。□が小さければ、ｖｏすなわち全回路の
入力オフセット電圧を小さくすることができる。従って
、初段に用いられるＦＥＴ入力の差動増幅回路は、入力
オフセット電圧が小さく、かつ利得が高いものであるこ
とが望ましい。
Ｔ差動増幅回路で決定される。すなわちＮ段の増幅器を
縦続接続し、各段の入力オフセット電圧を入力側から順
にｓ Ｖ６１＊ Ｖ（＋２１・・・ＶｏＮとし、電圧利
得を順にＡ□＋Ａ２・・・ＡＭとすると、全体のオ７セ
ット電圧Ｖ。は、Ｖｏ＝ Ｖ、 十Ｖ２／Ａ□＋ Ｖ３
／Ａ、 ・Ａ２・Ｏ様に表わされる。ここで、各段の利
得、特に初段のオＵ得が十分高いと、ｖｏ＋Ｖｏ□とな
り、さらにＶ。□が小さければ、ｖｏすなわち全回路の
入力オフセット電圧を小さくすることができる。従って
、初段に用いられるＦＥＴ入力の差動増幅回路は、入力
オフセット電圧が小さく、かつ利得が高いものであるこ
とが望ましい。
第２図の回路においては、ＦＥＴ差動増幅回路にモノリ
シック構造のＦＥＴを用いてオノセット電圧を小さくシ
、負荷にカレント・ミラーによるアクティブ・ロード、
すなわちインピーダンスの高い負荷を用いて、高い利得
を得ている。
シック構造のＦＥＴを用いてオノセット電圧を小さくシ
、負荷にカレント・ミラーによるアクティブ・ロード、
すなわちインピーダンスの高い負荷を用いて、高い利得
を得ている。
演算増幅器等の高速化を計るには、初段の増幅器の周波
数特性が良好であることが必要である。
数特性が良好であることが必要である。
一般に、縦続接続して構成した増幅器のコーナー周波数
、すなわち、周波数特性が一３ｄＢとなる周波数は、各
段に用いられている増幅器のうち、最も周波数特性の悪
いもので決定される。従って、演算増幅器等の高速化を
計るためには、まず入力段に用いられるＦＥＴ入力の差
動増幅回路の周波数特性が良好であることが必要とされ
る。また、演算増幅器のように負帰還をかけて使用する
場合には、負帰還経路におけるループ・ゲインが１以上
の周波数帯域内で増幅器の位相回転が１８０度に達する
と発振する。このため、多段に縦続接続して演算増幅器
を構成する各増幅器のコーナー周波数、すなわちボール
は、互いに近い周波数関係にあるのは好しくなく、互い
に遠く離れているのが好ましい。
、すなわち、周波数特性が一３ｄＢとなる周波数は、各
段に用いられている増幅器のうち、最も周波数特性の悪
いもので決定される。従って、演算増幅器等の高速化を
計るためには、まず入力段に用いられるＦＥＴ入力の差
動増幅回路の周波数特性が良好であることが必要とされ
る。また、演算増幅器のように負帰還をかけて使用する
場合には、負帰還経路におけるループ・ゲインが１以上
の周波数帯域内で増幅器の位相回転が１８０度に達する
と発振する。このため、多段に縦続接続して演算増幅器
を構成する各増幅器のコーナー周波数、すなわちボール
は、互いに近い周波数関係にあるのは好しくなく、互い
に遠く離れているのが好ましい。
第２図に示した回路においてはトランジスタＱ５が演算
増幅器等の利得の主要な部分を発生させる増幅器となる
。一般にこのコーナー周波数よりも、他の増幅器のコー
ナー周波数をはるかに高く設計して、発振の可能性を排
除している。第１図に示した回路の周波数特性は、第３
図に示す様になり、コーナー周波数以上の特性は約−６
ｄＢ１０ｃｔであることから、コーナー周波数は電圧増
幅器１つで決まっていることが判る。以上の理由からも
ＦＥＴ入力の差動増幅器の周波数特性は良好なものであ
る必要がある。
増幅器等の利得の主要な部分を発生させる増幅器となる
。一般にこのコーナー周波数よりも、他の増幅器のコー
ナー周波数をはるかに高く設計して、発振の可能性を排
除している。第１図に示した回路の周波数特性は、第３
図に示す様になり、コーナー周波数以上の特性は約−６
ｄＢ１０ｃｔであることから、コーナー周波数は電圧増
幅器１つで決まっていることが判る。以上の理由からも
ＦＥＴ入力の差動増幅器の周波数特性は良好なものであ
る必要がある。
第２図に示したｌ＋′ＥＴ差動増幅器において、コーナ
ー周波数を向上させるための手法としては。
ー周波数を向上させるための手法としては。
Ｆ Ｅ’１’に周波数特性の良いものを用いる所謂素子
による改善の方法と、負荷抵抗を小さくする所謂回路上
の方法とがある。ＦＥＴの動作上限周波数は、入力ｆｉ
ｔｃｉｓｓと相互コンダクタンスｇｉｎによりＣ１５ｓ
／ｇｌｎの時定数を指数に用いて評価することができ、
この指数の小さな素子を用いることが前者の素子による
特性の改善方法である。一方、後者の回路上の改善方法
は、負荷インピーダンス■ｔＬとＦＥＴの出力容量Ｃｏ
５５により時定数比、・Ｃｏ５５が形成され、これがロ
ー・パス型フィルタとして動作する。従って、負荷イン
ピーダンス九を減少せしめれば Ｉ、Ｔ Ｅ ＩＩ＋素
子の持つ特性限界までコーナー周波数を高めることがで
きる。これを実現するには、入・出力の時定数の関係を
ｌ’ＬＬＣｏｓｓ≦Ｃ１５７ｇｍとすればよいが、一般
にＦＥＴ０入・出力容量は同程度であるので、この条件
はｇｍ呪≦１となる。ここでＦＥＴ差動増幅器の電圧利
得ＡＶは、ＡＶ＝ｇｍ几、であるから、ＡＶ≦１となり
、周波数特性を最も良くしようとすると、電圧利得は１
程度以下、すなわち減衰である、という状況になる。
による改善の方法と、負荷抵抗を小さくする所謂回路上
の方法とがある。ＦＥＴの動作上限周波数は、入力ｆｉ
ｔｃｉｓｓと相互コンダクタンスｇｉｎによりＣ１５ｓ
／ｇｌｎの時定数を指数に用いて評価することができ、
この指数の小さな素子を用いることが前者の素子による
特性の改善方法である。一方、後者の回路上の改善方法
は、負荷インピーダンス■ｔＬとＦＥＴの出力容量Ｃｏ
５５により時定数比、・Ｃｏ５５が形成され、これがロ
ー・パス型フィルタとして動作する。従って、負荷イン
ピーダンス九を減少せしめれば Ｉ、Ｔ Ｅ ＩＩ＋素
子の持つ特性限界までコーナー周波数を高めることがで
きる。これを実現するには、入・出力の時定数の関係を
ｌ’ＬＬＣｏｓｓ≦Ｃ１５７ｇｍとすればよいが、一般
にＦＥＴ０入・出力容量は同程度であるので、この条件
はｇｍ呪≦１となる。ここでＦＥＴ差動増幅器の電圧利
得ＡＶは、ＡＶ＝ｇｍ几、であるから、ＡＶ≦１となり
、周波数特性を最も良くしようとすると、電圧利得は１
程度以下、すなわち減衰である、という状況になる。
この様に従来技術によれば、特性の良い演算増幅器、す
なわち入力オフセット電圧が小さく、周波数特性の良い
演算増幅器等を実現するためには。
なわち入力オフセット電圧が小さく、周波数特性の良い
演算増幅器等を実現するためには。
利得が高く、かつ周波数特性の良いｌ”ＥＴ大入力差動
増幅器が必要である。然し乍ら、利得を向上させるため
には、負荷インピーダンスを高める必要があるが、周波
数特性を改善させるためにはこれを低くすることが必要
となり、両者の要求は背反することになる。
増幅器が必要である。然し乍ら、利得を向上させるため
には、負荷インピーダンスを高める必要があるが、周波
数特性を改善させるためにはこれを低くすることが必要
となり、両者の要求は背反することになる。
これら両者を同時に改善する手法としては、差動増幅器
に用いるＦＥＴの相互コンダクタンスｇｉｎを高めるこ
とが考えられるが、半導体の性質上、これはＦＥＴ０入
・出力容量が増大することを意味する。つまりこれは、
入力インピーダンスの低下をまねき、高い入力インピー
ダンスを必要とする演算増幅器等には不向きである。
に用いるＦＥＴの相互コンダクタンスｇｉｎを高めるこ
とが考えられるが、半導体の性質上、これはＦＥＴ０入
・出力容量が増大することを意味する。つまりこれは、
入力インピーダンスの低下をまねき、高い入力インピー
ダンスを必要とする演算増幅器等には不向きである。
従って、高い入力インピーダンスを目標とする上記ＦＥ
Ｔ入力の差動増幅器の従来技術によれば、利得が置く、
かつ、コーナー周波数が＾い、という２つの特性を同時
に満足することができないという欠点がある。
Ｔ入力の差動増幅器の従来技術によれば、利得が置く、
かつ、コーナー周波数が＾い、という２つの特性を同時
に満足することができないという欠点がある。
従って、本発明の目的は、上述した様な従来技術の欠点
を除去し、高い利得と高い周波数特性との両方を同時に
実現し、もって高い入力インピーダンスが得られる差動
増幅器を従供することにある。
を除去し、高い利得と高い周波数特性との両方を同時に
実現し、もって高い入力インピーダンスが得られる差動
増幅器を従供することにある。
而して、本発明は夫々ゲート電極に入力信号が与えられ
、ドレイン電極より出力信号を得る一対のＦＥ’ｌ’を
有する差動増幅器において実現される。
、ドレイン電極より出力信号を得る一対のＦＥ’ｌ’を
有する差動増幅器において実現される。
即ち、これら一対のＦＥＴのソース電極に抵抗を介して
定電流源に接続し、この抵抗を介して一対のバイポーラ
・トランジスタのベース電圧を制御する様にし、かつＦ
ＥＴのドレイン電極とバイポーラ・トランジスタのコレ
クタをたすきかけ接続して構成したものである。
定電流源に接続し、この抵抗を介して一対のバイポーラ
・トランジスタのベース電圧を制御する様にし、かつＦ
ＥＴのドレイン電極とバイポーラ・トランジスタのコレ
クタをたすきかけ接続して構成したものである。
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第４図は本発明による差動増幅器をコンパレータに適用
した回路例について示すものである。図示のように、こ
の回路はバイポーラ・トランジスタによるコンパレータ
にＦＥＴ入力の前置増幅器（図中一点鎖線）を設けて、
高入力インピーダンスの高速コンパレータを実現しよう
とするものである。
した回路例について示すものである。図示のように、こ
の回路はバイポーラ・トランジスタによるコンパレータ
にＦＥＴ入力の前置増幅器（図中一点鎖線）を設けて、
高入力インピーダンスの高速コンパレータを実現しよう
とするものである。
即ち、電源＋Ｖｃｃには、それぞれ抵抗９及びｌＯを介
して、ＰＥＴ Ｑｌｌ Ｑ２のドレイン電極が接続され
ると共に、バイポーラ・トランジスタＱ３１ Ｑ４ノコ
レクタ電極が接続される。このＦＥＴ Ｑ□ＩＱ２０ソ
ース電極はそれぞれ、バイポーラ・トランジスタＱ３１
Ｑ４のベース電極に接続され、かつ抵抗５．６を介して
共通の定電流源７に接続される。また、バイポーラ・ト
ランジスタＱ３． Ｑ４のエミッタ電極は、共通の定電
流源８に接続される。この様な構成において、ＦＥＴＱ
ｌ、Ｑ２のゲート電極には入力信号が印加される入力端
子となり、またｌｉ”ＥＴＱｌ、Ｑ２のそれぞれのドレ
イン電極は出力端子となる。
して、ＰＥＴ Ｑｌｌ Ｑ２のドレイン電極が接続され
ると共に、バイポーラ・トランジスタＱ３１ Ｑ４ノコ
レクタ電極が接続される。このＦＥＴ Ｑ□ＩＱ２０ソ
ース電極はそれぞれ、バイポーラ・トランジスタＱ３１
Ｑ４のベース電極に接続され、かつ抵抗５．６を介して
共通の定電流源７に接続される。また、バイポーラ・ト
ランジスタＱ３． Ｑ４のエミッタ電極は、共通の定電
流源８に接続される。この様な構成において、ＦＥＴＱ
ｌ、Ｑ２のゲート電極には入力信号が印加される入力端
子となり、またｌｉ”ＥＴＱｌ、Ｑ２のそれぞれのドレ
イン電極は出力端子となる。
一点鎖線で示した差動増幅器の出力、即ちＦＥＴＱｌ、
Ｑ２のドレイン電極は、例えばｉＣコンノ（レータ１
１の入力に接続される。而して、■Ｃコンノ（レータ１
１の出力は、トランジスタＱ５． Ｑ６によって構成さ
れる出力インタフェースのだめのレベルシフｌ−回路を
介して出力端に導かれる。
Ｑ２のドレイン電極は、例えばｉＣコンノ（レータ１
１の入力に接続される。而して、■Ｃコンノ（レータ１
１の出力は、トランジスタＱ５． Ｑ６によって構成さ
れる出力インタフェースのだめのレベルシフｌ−回路を
介して出力端に導かれる。
この様に構成された差動増幅器において周波数特性を最
適にすると、コーナー周波数は約１６０ＭＩ（ｚ。
適にすると、コーナー周波数は約１６０ＭＩ（ｚ。
電圧利得は約２倍、すなわち＋６ｄＢとなり、従来技術
による回路に比較して、コーナー周波数をほとんど低下
させずに、利得を６．４倍に向上させることができた。
による回路に比較して、コーナー周波数をほとんど低下
させずに、利得を６．４倍に向上させることができた。
尚 ｐ Ｅ ｒｌ＋及び］くイボーラ・トランジスタと
もモノリシック・デュアル・デノくイスを用いた。
もモノリシック・デュアル・デノくイスを用いた。
両回路の周波数特性を第５図に示す。この図において本
実施例による特性をａ、従来技術による特性をｂで示す
。本実施例によるＦＥＴ入力差動増幅器を用いることに
より、まず、コンノ（レータ全回路の入力オフセット電
圧を約１／２にすることができた。これは、電圧利得が
向上したために、後続回路の影響がなくなったことによ
る。
実施例による特性をａ、従来技術による特性をｂで示す
。本実施例によるＦＥＴ入力差動増幅器を用いることに
より、まず、コンノ（レータ全回路の入力オフセット電
圧を約１／２にすることができた。これは、電圧利得が
向上したために、後続回路の影響がなくなったことによ
る。
次に、コンパレータ全回路のオーバードライブ特性を第
６図に示すように改善することができた。
６図に示すように改善することができた。
この図でａは本実施例による特性、ｂは従来技術による
ものである。即ち、この特性は変曲部が急しゅんで、右
側の水平部は水平、左側の垂直部は垂直に近い程良く、
入力波形の高速な電圧比較動作を意味する。図示ａのよ
うに、本実施例の回路を用いることによシコンパレータ
の特性を改善することができる。これは、入力部のコー
ナー周波数がほとんど低下せずに利得が向上したこと、
すなわちオリ得帯域幅積が増太りたことによる。
ものである。即ち、この特性は変曲部が急しゅんで、右
側の水平部は水平、左側の垂直部は垂直に近い程良く、
入力波形の高速な電圧比較動作を意味する。図示ａのよ
うに、本実施例の回路を用いることによシコンパレータ
の特性を改善することができる。これは、入力部のコー
ナー周波数がほとんど低下せずに利得が向上したこと、
すなわちオリ得帯域幅積が増太りたことによる。
本実施例によるＦＥＴ入力の差動増幅器は、１ｉ”ＥＴ
対のソース電極に抵抗を挿入し、ソース電極からバイポ
ーラ・トランジスタ対に電圧を供給し、ドレインとコレ
クタを共通に接続して１つの差動増幅器が構成される。
対のソース電極に抵抗を挿入し、ソース電極からバイポ
ーラ・トランジスタ対に電圧を供給し、ドレインとコレ
クタを共通に接続して１つの差動増幅器が構成される。
このＦＥＴのソース出力の電圧利得１’ｉｌに近いため
、バイポーラ・トランジスタ対には入力信号電圧にほぼ
等しい電圧が入力される。トランジスタの電圧増幅率は
ｆｉ’ＥＴに比べて大きいため、この回路の利得は尚く
なる。入力には１！’Ｅ’ｌ’を用いているため、人力
インピーダンスは大きい。この入出力特性は第７図に示
す様に、バイポーラ・トランジスタと■イ’ＥＴの特性
の和になる。
、バイポーラ・トランジスタ対には入力信号電圧にほぼ
等しい電圧が入力される。トランジスタの電圧増幅率は
ｆｉ’ＥＴに比べて大きいため、この回路の利得は尚く
なる。入力には１！’Ｅ’ｌ’を用いているため、人力
インピーダンスは大きい。この入出力特性は第７図に示
す様に、バイポーラ・トランジスタと■イ’ＥＴの特性
の和になる。
従来技術によるに’ Ｅ ’１’のみを用いた回路では
、電圧利得ＡＶはｇｌ１１几、である。本実施例にＪ：
る回路においては、バイポーラ・トランジスタの入力イ
ンピーダンスをＰ；慮すると ＡＶ＝ｇｍ呪（１＋ １ｉｆｅ／（１＋ ０．０２６
ｈｆｅ°ｇｍ／ｉｏ） ）となシ、ここで０．０２６ｈ
ｆｅ−ｇｍ／Ｉ、の項をＩＩｆｅに比して小さくするこ
とは容易であるから、この分だけ回路の利得は上昇する
。ここで■。は２つのバイポーラ・トランジスタのエミ
ッタ電流である。このとき、負荷抵抗に接続されてロー
パス・フィルタを形成する容量は、バイポーラ・トラン
ジスタのコレクタ出力容量が小さいため、ＦＥＴのみで
決まり、負荷抵抗は、ｌ；”ＥＴのみの場合と同じ値を
用いることができる。従って、利得に関しては、先に述
べた考察が実現でき、かつ高いコーナー周波数が維持さ
れる。
、電圧利得ＡＶはｇｌ１１几、である。本実施例にＪ：
る回路においては、バイポーラ・トランジスタの入力イ
ンピーダンスをＰ；慮すると ＡＶ＝ｇｍ呪（１＋ １ｉｆｅ／（１＋ ０．０２６
ｈｆｅ°ｇｍ／ｉｏ） ）となシ、ここで０．０２６ｈ
ｆｅ−ｇｍ／Ｉ、の項をＩＩｆｅに比して小さくするこ
とは容易であるから、この分だけ回路の利得は上昇する
。ここで■。は２つのバイポーラ・トランジスタのエミ
ッタ電流である。このとき、負荷抵抗に接続されてロー
パス・フィルタを形成する容量は、バイポーラ・トラン
ジスタのコレクタ出力容量が小さいため、ＦＥＴのみで
決まり、負荷抵抗は、ｌ；”ＥＴのみの場合と同じ値を
用いることができる。従って、利得に関しては、先に述
べた考察が実現でき、かつ高いコーナー周波数が維持さ
れる。
なお、本実施例による回路はコンパレータに適した性質
を持っていて、入力端子に印加される電圧はＦＥＴの耐
圧まで許され、バイポーラ・トランジスタ差動増幅器の
ように、ベース・エミッタ逆耐圧の３〜６■で制限され
ることはない。これは、抵抗を介してＦＥＴを差動動作
していることによる。
を持っていて、入力端子に印加される電圧はＦＥＴの耐
圧まで許され、バイポーラ・トランジスタ差動増幅器の
ように、ベース・エミッタ逆耐圧の３〜６■で制限され
ることはない。これは、抵抗を介してＦＥＴを差動動作
していることによる。
また、本実施例による回路で改良されたリミッタ特性を
実現したいときには、ＦＥＴのドレインは電源に直接接
続して、バイポーラ・トランジスタのコレクタのみから
出力を取り出すことができる。
実現したいときには、ＦＥＴのドレインは電源に直接接
続して、バイポーラ・トランジスタのコレクタのみから
出力を取り出すことができる。
このとき、入・出力特性はノ・−ド・クリップとなる。
マタ、トランジスタのコレクタ容量は小さいので、同じ
コーナー周波数を得るだめの負荷抵抗値を大きくするこ
とができ、電圧利得をさらに高めることができる。上述
した例は、周波数特性が最も良くなる条件に主眼を置い
て説明したものであるが、高い利得に主眼を置き、その
ときの周波数特性の改善を行なう様にアプローチしても
同様にして実施することが可能なことはもちろんである
。
コーナー周波数を得るだめの負荷抵抗値を大きくするこ
とができ、電圧利得をさらに高めることができる。上述
した例は、周波数特性が最も良くなる条件に主眼を置い
て説明したものであるが、高い利得に主眼を置き、その
ときの周波数特性の改善を行なう様にアプローチしても
同様にして実施することが可能なことはもちろんである
。
以上説りｊした様に、本発明によれば、高い利得と高い
周波数特性を同時に満足し、これによって尚入力インピ
ーダンスを持つ差動増幅器を得ることができる。
周波数特性を同時に満足し、これによって尚入力インピ
ーダンスを持つ差動増幅器を得ることができる。
第１図は従来技術による差動増幅器の通用例を示す回路
図、第２図は第１図の動作原理を説明するための主要７
Ｎ１５を示す回路図、第３図は従来の差動増幅器による
周波数特性を示す図、第４図は本発明の一実施例による
差動増幅器の適用例を示す回路図、第５図は本実施例に
よる回路と従来の回路の周波数ｔｒケ性の比較を示す図
、第６図は本実施例による回路のオーバードライブ特性
を示す図、第７図は本実施例による回路の入出力特性を
示す図である。 Ｑ、、Ｑ２・・・ｌｌ’ＥＴ％ Ｑ３１Ｑ４・・・バイ
ポーラ・トランジスタ第１ト１ 第３図 （３）遥軟）ｆＨｚ） 第４図 す■（（ 昂５！、！Ｊ 第６１ オーバートライへ°電圧（ｍＶ） 気７０
図、第２図は第１図の動作原理を説明するための主要７
Ｎ１５を示す回路図、第３図は従来の差動増幅器による
周波数特性を示す図、第４図は本発明の一実施例による
差動増幅器の適用例を示す回路図、第５図は本実施例に
よる回路と従来の回路の周波数ｔｒケ性の比較を示す図
、第６図は本実施例による回路のオーバードライブ特性
を示す図、第７図は本実施例による回路の入出力特性を
示す図である。 Ｑ、、Ｑ２・・・ｌｌ’ＥＴ％ Ｑ３１Ｑ４・・・バイ
ポーラ・トランジスタ第１ト１ 第３図 （３）遥軟）ｆＨｚ） 第４図 す■（（ 昂５！、！Ｊ 第６１ オーバートライへ°電圧（ｍＶ） 気７０
Claims (1)
- 夫々ゲート電極に入力信号が与えられ、ドレイン電極よ
り出力信号を得る一対のＦＥＴを有する差動増幅器にお
いて、該一対のＦＥＴのソース電極に接続された抵抗を
介して、ベース電圧が制御される一対のバイポーラ・ト
ランジスタを備え、かつ前記ＦＥＴのドレイン電極と該
バイポーラ・トランジスタのコレクタとをたすきかけ接
続して構成したことを特徴とする差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21955083A JPS60113509A (ja) | 1983-11-24 | 1983-11-24 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21955083A JPS60113509A (ja) | 1983-11-24 | 1983-11-24 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113509A true JPS60113509A (ja) | 1985-06-20 |
| JPH0340967B2 JPH0340967B2 (ja) | 1991-06-20 |
Family
ID=16737255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21955083A Granted JPS60113509A (ja) | 1983-11-24 | 1983-11-24 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113509A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1441341A3 (en) * | 2003-01-22 | 2008-11-05 | STMicroelectronics, Inc. | Preamplifier circuit and method for a disk drive device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6892892B2 (ja) * | 2019-04-30 | 2021-06-23 | 利光 徳元 | 緩まないボルト |
-
1983
- 1983-11-24 JP JP21955083A patent/JPS60113509A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1441341A3 (en) * | 2003-01-22 | 2008-11-05 | STMicroelectronics, Inc. | Preamplifier circuit and method for a disk drive device |
| US7564638B2 (en) | 2003-01-22 | 2009-07-21 | Stmicroelectronics, Inc. | Preamplifier circuit and method for a disk drive device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340967B2 (ja) | 1991-06-20 |
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