JPS5933951A - デイジタル位相同期方式 - Google Patents
デイジタル位相同期方式Info
- Publication number
- JPS5933951A JPS5933951A JP57142879A JP14287982A JPS5933951A JP S5933951 A JPS5933951 A JP S5933951A JP 57142879 A JP57142879 A JP 57142879A JP 14287982 A JP14287982 A JP 14287982A JP S5933951 A JPS5933951 A JP S5933951A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- circuit
- pulse
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は外部人カクロソク又はデータに同期した出力ク
ロックを得るディジタル位相同期回路に係り、同期はず
れ時には同期引込みを高速度で行瀝い、同期引込み後は
ジッタ抑圧効果を大とするディジタル位相同期方式に関
する。
ロックを得るディジタル位相同期回路に係り、同期はず
れ時には同期引込みを高速度で行瀝い、同期引込み後は
ジッタ抑圧効果を大とするディジタル位相同期方式に関
する。
（ｂ） 従来技術と問題点
従来のディジタル位相同期方式を第１図乃至第７図を用
いて説明する。
いて説明する。
力１図は従来例の同期引込みの早いディジタル位相同期
（以下ＤＰＬＬと称ｆ）回路のプロ・り図、第２図は第
１図の分局器２の回路のブロック図、紀３図は第２図の
各部の波形のタイムチャートで（４）〜ＩＥ）はそれぞ
れ第２図のａ ％ ｅ点に対応する。第４図は第１図の
微分回路８の回路のブロック図、第５図は第４図の各部
の波形のタイムンーヤートで（４）〜（社））はそれぞ
れ第４図の３〜６点に対応する。第６図Ｕｍ１図の各部
の波形のタイムチヤードで囚〜（Ｉ）はそれぞれ第１図
の８〜１点に対応する。
（以下ＤＰＬＬと称ｆ）回路のプロ・り図、第２図は第
１図の分局器２の回路のブロック図、紀３図は第２図の
各部の波形のタイムチャートで（４）〜ＩＥ）はそれぞ
れ第２図のａ ％ ｅ点に対応する。第４図は第１図の
微分回路８の回路のブロック図、第５図は第４図の各部
の波形のタイムンーヤートで（４）〜（社））はそれぞ
れ第４図の３〜６点に対応する。第６図Ｕｍ１図の各部
の波形のタイムチヤードで囚〜（Ｉ）はそれぞれ第１図
の８〜１点に対応する。
図中１はクロックパルス発生器、２は分周器、３はセレ
クタ、４．２８はアンド回路、５ハ１／Ｎ分周器、６．
７．７／はノット回路、８Ｉ′：Ｊ、微分回路、９は１
／２分周器、１０は位相比較器、２３．２６゜２７はフ
リップフロップ（以下Ｆ’Ｆと称す）、２４゜２５はノ
ア回路を示す。
クタ、４．２８はアンド回路、５ハ１／Ｎ分周器、６．
７．７／はノット回路、８Ｉ′：Ｊ、微分回路、９は１
／２分周器、１０は位相比較器、２３．２６゜２７はフ
リップフロップ（以下Ｆ’Ｆと称す）、２４゜２５はノ
ア回路を示す。
クロックパルス発生器ｌにて発生した１ｕｉＨよ’）ｉ
ｔ’１ｌｌｆ／ｉｚ／沼タク汐やパルスを分Ｊｒｉ器２
にて、第６図（５）の）に示す如き１／２に分周された
位相の１８０度異なる２つのバルスヅｂ、ψを発生させ
る。この発生方法を第２図並びに第３図を用いて説明す
ると、ＦＦ２３に第３図（５）に示すパルス（クロック
パルス発生器ｌよりのパルス）カ人力する。と其の出力
は第３図（１３） （Ｃ）に示す如き１／２に分周され
たパルスを出力する。この出力パルスと８３図（４）に
示す入力パルスをノア回路２４．２５に入力すると第３
図（０）（ト）に示す如き１／２に分周され各々１８０
度位相の異なるパルスが発生する。
ｔ’１ｌｌｆ／ｉｚ／沼タク汐やパルスを分Ｊｒｉ器２
にて、第６図（５）の）に示す如き１／２に分周された
位相の１８０度異なる２つのバルスヅｂ、ψを発生させ
る。この発生方法を第２図並びに第３図を用いて説明す
ると、ＦＦ２３に第３図（５）に示すパルス（クロック
パルス発生器ｌよりのパルス）カ人力する。と其の出力
は第３図（１３） （Ｃ）に示す如き１／２に分周され
たパルスを出力する。この出力パルスと８３図（４）に
示す入力パルスをノア回路２４．２５に入力すると第３
図（０）（ト）に示す如き１／２に分周され各々１８０
度位相の異なるパルスが発生する。
上記の２相のクロックパルスψ、ψ１を、第６図（ｃ）
に示す入力信号が立上シ又は立下る度に、セレクタ３を
制御して切若える。今、セレクタ３がクロックパルスψ
。を選択しているとし、人力伯′号は”Ｌ″ｖ −Ｚ
／Ｌ／ −（’ 、１ ／２分周器８の出力ｙ＞： ”
Ｌ”レベルであるとすると、入力信号が立上ると、微分
回路８の出力は、第６図但）に示す如く第６図（イ）に
示すクロックパルスψ。のイ点にて°Ｗ″レベルとなり
、この時１／２分周器８の出力も第６図に）に示す如く
″１１″レベルとな）、セレクタ３を制御してクロック
パルスψθを９里に切替える。そして、切替わると第６
図（Ｂ）に示すクロックパルスψ、の日照の′■１”レ
ベルをノット回路７で反転したパルスで第６図■）に示
す如く微分回路８の出力を゛′Ｌ″レベルとする。
に示す入力信号が立上シ又は立下る度に、セレクタ３を
制御して切若える。今、セレクタ３がクロックパルスψ
。を選択しているとし、人力伯′号は”Ｌ″ｖ −Ｚ
／Ｌ／ −（’ 、１ ／２分周器８の出力ｙ＞： ”
Ｌ”レベルであるとすると、入力信号が立上ると、微分
回路８の出力は、第６図但）に示す如く第６図（イ）に
示すクロックパルスψ。のイ点にて°Ｗ″レベルとなり
、この時１／２分周器８の出力も第６図に）に示す如く
″１１″レベルとな）、セレクタ３を制御してクロック
パルスψθを９里に切替える。そして、切替わると第６
図（Ｂ）に示すクロックパルスψ、の日照の′■１”レ
ベルをノット回路７で反転したパルスで第６図■）に示
す如く微分回路８の出力を゛′Ｌ″レベルとする。
この微分回路８の動作に付き、第４図第５図を用いて説
明すると、８点より第５図（４）に示すクロックパルス
（第１図のクロックパルスψｏ’）を入力させ、ｂ点よ
シ入力するパルス（第１図の人力信号）がｆＡ５図ＣＢ
）に示す如く立上がるとＦＦ２６の出力でＦ Ｆ ２７
に入力する信号は第５図（Ｑに示す如く第５図因に示す
パルスの立下シ点にて°’ｉｔ”レベルとなり、ＦＩｉ
”２７のＱの出力は、ＦＦ２７に入力する第５図（イ）
に示すパルスをノット回路７′にて反転したクロックパ
ルスによシ第５図（１））に示す如くＬ″。
明すると、８点より第５図（４）に示すクロックパルス
（第１図のクロックパルスψｏ’）を入力させ、ｂ点よ
シ入力するパルス（第１図の人力信号）がｆＡ５図ＣＢ
）に示す如く立上がるとＦＦ２６の出力でＦ Ｆ ２７
に入力する信号は第５図（Ｑに示す如く第５図因に示す
パルスの立下シ点にて°’ｉｔ”レベルとなり、ＦＩｉ
”２７のＱの出力は、ＦＦ２７に入力する第５図（イ）
に示すパルスをノット回路７′にて反転したクロックパ
ルスによシ第５図（１））に示す如くＬ″。
レベルとなる。この第５図Ｃ）、０に示すパルスをアン
ド回路２８に入力し、論理積をとると第５図（５））に
示す如きパルスが得られる。７Ａ４６１１Ｊ （Ｅ’）
のパルスの場合は、第５図囚に示すクロックパルスψ０
がψ１に切替えられるので、この時点でパル；１間隔は
狭くなる。従って、第５図（Ｄ）に示すＦＦ２７ｃＱの
出力のＬＩＴ レベルに変化する点もクロックパルスψ
１にてＬ”レベルとなるので第５図■）に示すパルス巾
よシ狭くなっている。
ド回路２８に入力し、論理積をとると第５図（５））に
示す如きパルスが得られる。７Ａ４６１１Ｊ （Ｅ’）
のパルスの場合は、第５図囚に示すクロックパルスψ０
がψ１に切替えられるので、この時点でパル；１間隔は
狭くなる。従って、第５図（Ｄ）に示すＦＦ２７ｃＱの
出力のＬＩＴ レベルに変化する点もクロックパルスψ
１にてＬ”レベルとなるので第５図■）に示すパルス巾
よシ狭くなっている。
クロックパルスがψ０からψ、に切替えられるとセレク
タ３の出力は第６図（Ｇ）に示す如く、第６丙（５）ノ
イ点ノハルスと第６１２１（ａの日照のパルス間隔ハ狭
いパルス列となる。この狭くなったパルス列ヲそのまま
出力すれば、出力信号の位相は入力信号に比し進むこと
になシ、この狭くなった第６区の）の口のパルスを除い
て出力ずれは、出力信号の位相わ入力信号に比しＭｎる
ととになる。この第６カ＼ 図（８１０口のパルスをそのまま出力する１１出力しな
いかで出力１Ｈ号の位相の一８整を行っている。第６図
（ト）の人力信号の立上シ点にて発するパルス及び第６
図０に示す出力信号を位相比較器ｌＯに入力して、位相
を比較する。第６図（Ｑ■）に示す如く出力信号の位相
が進んでいると、位相比較器ｌＯの出力は弗６図ＩのＰ
ＩＪ ＜ Ｍ ６図（Ｉ！；）に示すパルスとと 同じ巾のパルスＩなシ、とれをノット回ｉ各６（てて反
転した出力にて、アンド回路４を介（７て出力する第６
図０に示すパルス列の第６図の）の日照に相当するパル
スの出力を禁止するの−Ｃ′、アンド回路４の出力は第
６図（Ｉ）に示す如くなシ、出力信号の位相を遅らせる
。若し出力音°号か入力信号よシ遅れていると位相比較
器１０の出力は″Ｌ″レベル連続となり、第６図（Ｂ）
の口に相当するパルスの出力を禁止しないので出力信号
の位相を進めることになる。この第６図（Ｉ）に示すア
ンド回路４の出力をｌハ分周器５にて分周して、出力侶
′号を人力１１号と等しいクロック速度としＣいる。こ
の方法は出力信号の位相調整の為の入力信号に対する追
ずいは早いが、入力信号にジッタがある場合にも追ずい
する為、ジッタ抑圧効果が小さい欠点かある。
タ３の出力は第６図（Ｇ）に示す如く、第６丙（５）ノ
イ点ノハルスと第６１２１（ａの日照のパルス間隔ハ狭
いパルス列となる。この狭くなったパルス列ヲそのまま
出力すれば、出力信号の位相は入力信号に比し進むこと
になシ、この狭くなった第６区の）の口のパルスを除い
て出力ずれは、出力信号の位相わ入力信号に比しＭｎる
ととになる。この第６カ＼ 図（８１０口のパルスをそのまま出力する１１出力しな
いかで出力１Ｈ号の位相の一８整を行っている。第６図
（ト）の人力信号の立上シ点にて発するパルス及び第６
図０に示す出力信号を位相比較器ｌＯに入力して、位相
を比較する。第６図（Ｑ■）に示す如く出力信号の位相
が進んでいると、位相比較器ｌＯの出力は弗６図ＩのＰ
ＩＪ ＜ Ｍ ６図（Ｉ！；）に示すパルスとと 同じ巾のパルスＩなシ、とれをノット回ｉ各６（てて反
転した出力にて、アンド回路４を介（７て出力する第６
図０に示すパルス列の第６図の）の日照に相当するパル
スの出力を禁止するの−Ｃ′、アンド回路４の出力は第
６図（Ｉ）に示す如くなシ、出力信号の位相を遅らせる
。若し出力音°号か入力信号よシ遅れていると位相比較
器１０の出力は″Ｌ″レベル連続となり、第６図（Ｂ）
の口に相当するパルスの出力を禁止しないので出力信号
の位相を進めることになる。この第６図（Ｉ）に示すア
ンド回路４の出力をｌハ分周器５にて分周して、出力侶
′号を人力１１号と等しいクロック速度としＣいる。こ
の方法は出力信号の位相調整の為の入力信号に対する追
ずいは早いが、入力信号にジッタがある場合にも追ずい
する為、ジッタ抑圧効果が小さい欠点かある。
そこで＠７図に示すＤＰＬＬが用いられている。
第７図は従来例のジッタ抑圧効果の大きいＤＰＬＬ回路
のブロック図である。
のブロック図である。
図中第１図と同一機能のものは同−記刊で示す。
１１は位相比較器、１２はアップダウンカウンタ、１３
はオア回路 ｇ／は１／２分周器を示す。
はオア回路 ｇ／は１／２分周器を示す。
第７図の回路でＭ１図の回路と異なる点は、クロックパ
ルスψ。、ψ８の切替制御を人カイ＝号の立上シ毎でな
く、入力信号と出力信号の位相比較器１１にて比較し、
其の結果をアップダウンカウンタ１２ｅζ入力して、出
力信号か進んでいる時はアップカウントを、入力信号が
進んでいるＨｌはダウンカウントを行ない、このアップ
ダウンカウンタ１２がオーバフロー又はアップフローし
た時にのみオア回路１３，１／２分周器９′を介してセ
レクタ３を制御してクロックパルスψ。、ψ、の切替ヲ
行ない、かつオーバフローした時のみ、ノット回路６を
介して、アンド回路４に、クロックツくパルスの出力を
禁止する第６図ａ−Ｄに示す如きノくノ・・スを発生さ
せる。この第７図に示す回路の場合、入力信号のジッタ
の抑圧効果は太きいが、出力信号の位相を入カイ８号に
追ずいさせる比、各（址遅い欠点がある。
ルスψ。、ψ８の切替制御を人カイ＝号の立上シ毎でな
く、入力信号と出力信号の位相比較器１１にて比較し、
其の結果をアップダウンカウンタ１２ｅζ入力して、出
力信号か進んでいる時はアップカウントを、入力信号が
進んでいるＨｌはダウンカウントを行ない、このアップ
ダウンカウンタ１２がオーバフロー又はアップフローし
た時にのみオア回路１３，１／２分周器９′を介してセ
レクタ３を制御してクロックパルスψ。、ψ、の切替ヲ
行ない、かつオーバフローした時のみ、ノット回路６を
介して、アンド回路４に、クロックツくパルスの出力を
禁止する第６図ａ−Ｄに示す如きノくノ・・スを発生さ
せる。この第７図に示す回路の場合、入力信号のジッタ
の抑圧効果は太きいが、出力信号の位相を入カイ８号に
追ずいさせる比、各（址遅い欠点がある。
即ち同期はずれ時から同期引込み’ｔＣ：ｔｌＪる引込
み時間を早くする為に兜１図の回路を用いると人力１ｊ
号のジッタを抑圧する幼果が小さく、逆にムも７図の回
路をバＪいると入力１言勺のジッタ抑圧）’Ｊ！ｔ″、
は大きくなるも同４υｊ引込みに到る「寺間が長くなる
７ｉｉｉ ｊＦ、する性質がありこれが欠点と”ｊる。
み時間を早くする為に兜１図の回路を用いると人力１ｊ
号のジッタを抑圧する幼果が小さく、逆にムも７図の回
路をバＪいると入力１言勺のジッタ抑圧）’Ｊ！ｔ″、
は大きくなるも同４υｊ引込みに到る「寺間が長くなる
７ｉｉｉ ｊＦ、する性質がありこれが欠点と”ｊる。
Ｃ）発明の目的
本発明の目的はかかる従来のＤＰＬＬの欠点をなりシ、
同辺」はずれの時は同期引込みが早く、同期引込不抜は
ジッタ抑圧効果を大きく出来るＤＰＬＬ方式の提供にあ
る０ （ｄ）”発明の構成 本発明は上記の目的を達成するために、クロックパルス
死生晶の出力よシ２相のクロックツ（パルスを発生でせ
、入力−１ｍ号の変化点にて該２和のクロックパルスを
切換え入力信号と出力信号の位相を比１３とし、切換え
後のパルス列の内１個のパルスを禁止するかしＡいて位
相を同期さすｉｊ′Ｓ１のディジクル位相同期回路と、
該入力信号と該出力信号の位相を比較し位相比較結果を
アップダウンカウンタに入力し、該アップダウンカウン
タがオーバフロー又はアンダーフローした時該２相のク
ロックパルスを切替え切替え後のパルス列の内１個のパ
ルスを莱止するかしないかで位相を１４１ル１」さす第
２のディジタル位相同期回路を持ち、通常は該第２のデ
ィジクル位相同期回路を使用し、該アップダウンカウン
タが所定の時間内にオーバフローがＭＦ！１以上発生し
た時該第１のディジタル位相同期回路に切替え使用する
ととを特徴とする。
同辺」はずれの時は同期引込みが早く、同期引込不抜は
ジッタ抑圧効果を大きく出来るＤＰＬＬ方式の提供にあ
る０ （ｄ）”発明の構成 本発明は上記の目的を達成するために、クロックパルス
死生晶の出力よシ２相のクロックツ（パルスを発生でせ
、入力−１ｍ号の変化点にて該２和のクロックパルスを
切換え入力信号と出力信号の位相を比１３とし、切換え
後のパルス列の内１個のパルスを禁止するかしＡいて位
相を同期さすｉｊ′Ｓ１のディジクル位相同期回路と、
該入力信号と該出力信号の位相を比較し位相比較結果を
アップダウンカウンタに入力し、該アップダウンカウン
タがオーバフロー又はアンダーフローした時該２相のク
ロックパルスを切替え切替え後のパルス列の内１個のパ
ルスを莱止するかしないかで位相を１４１ル１」さす第
２のディジタル位相同期回路を持ち、通常は該第２のデ
ィジクル位相同期回路を使用し、該アップダウンカウン
タが所定の時間内にオーバフローがＭＦ！１以上発生し
た時該第１のディジタル位相同期回路に切替え使用する
ととを特徴とする。
（ｃ３ 発明の実施例
以］；本５Ｂ明の１実施例につき図に従って説明する。
ｍ８じ」は本Ｒ’ＪＪの実施例の１） Ｐ Ｌ Ｌ回路
のブロック図、第９図は第８図の各部の波形のタイムチ
ャートで（イ）〜ＩＤｉ Ｉ’ｊ： 紀８図の８〜４点
に対応する。
のブロック図、第９図は第８図の各部の波形のタイムチ
ャートで（イ）〜ＩＤｉ Ｉ’ｊ： 紀８図の８〜４点
に対応する。
図甲第１図第７図と同一機能のものは同一記号？示す。
１４．１５ｆｄ：セレノＪ、１６ ｋｌｌｌＭ 分周を
行なうカウンタ、Ｊ７は１／に分ノ〜器、１８は遅延回
路、１９はノット回路、２０はアンド回路、２１．２２
はＦＦである。
行なうカウンタ、Ｊ７は１／に分ノ〜器、１８は遅延回
路、１９はノット回路、２０はアンド回路、２１．２２
はＦＦである。
第８因の回路は第１図に示す追ずいの早い回路と第７図
に示すジッタ抑圧効果の大きい回路とを用い、同期はず
れの時は迫ずの早いＪ１図に示す回路を使用し、同期引
込みを早くシ、同期引込み後はジッタの抑圧効果の大き
い第７図に示す回路を使用するようにしている。
に示すジッタ抑圧効果の大きい回路とを用い、同期はず
れの時は迫ずの早いＪ１図に示す回路を使用し、同期引
込みを早くシ、同期引込み後はジッタの抑圧効果の大き
い第７図に示す回路を使用するようにしている。
このため現在が同期引込み状態か訂かを知る必要がある
。これを知る手段としてアップダウンカウンタ１２がオ
ーバフロー又はアップフローする回数が所定の一定時間
Ｔ、内にＭ回以下おこった時、同期のずれとみなし、Ｍ
回以下の時は同期引込み状態とみなすとする方法をとる
。この実現方法としては、１／Ｍ分周を行なうカウンタ
１６にて、アップダウンカウンタ１２のオーバフロー又
はアンダーロークロックを、クロック人カドしてカラン
）Ｌ、１／に分周器１７にて出力信号のクロック葡１
／Ｉ（に分局してイｄたん９図（５）に示すｐＱき時間
′ｒ。
。これを知る手段としてアップダウンカウンタ１２がオ
ーバフロー又はアップフローする回数が所定の一定時間
Ｔ、内にＭ回以下おこった時、同期のずれとみなし、Ｍ
回以下の時は同期引込み状態とみなすとする方法をとる
。この実現方法としては、１／Ｍ分周を行なうカウンタ
１６にて、アップダウンカウンタ１２のオーバフロー又
はアンダーロークロックを、クロック人カドしてカラン
）Ｌ、１／に分周器１７にて出力信号のクロック葡１
／Ｉ（に分局してイｄたん９図（５）に示すｐＱき時間
′ｒ。
をクロック周ル」とするクロックにて、１７Ｍ分周をイ
ボなうカウンタ１６−ラリセットし、このカウンタ１６
がオーバフローする時同期はずれとり、なぜはよい。次
にＩ ＡＩ分周を行なうカウンタ１６とｉ／に分周器１
７の出力から、クロックパルス兄住器１゜分周器２．セ
レクタ３．アンド回路４，１／Ｎ分周器５．ノット回路
６と７、倣分回路８，１／２分周器９１位相比較器１１
よりなる追ずいの早い８１図と同じ回路とクロックパル
ス発生器１１分局器２．セレクタ３アンド回路４，１／
Ｎ分周部５、ノット回路６と７．Ｑ分回路８１位相比較
器ｌ」、アップダウンカウンタ１２．オア回路１３゜１
／２分周菅９！よりなる第７図と同じ回路との切替信号
を得る方法について説明する。論理としてはカウンタ１
６のオーバフロー出力が１７に分１司器１７の出力周期
（時間ＴＩ ）内に一発も出々かった時、同期引込み状
態として第７図と同じ回路を１更用することとし、−発
以上出た時は同期はずれとして出１図と同じ回路を使用
することとする。このジξ現方法を次にβ２明する。Ｆ
Ｆ２１の出力は第９図Ｃ）に示す如くカウンタ１６がオ
ーバフローする毎にセットそれ、ｌ／に分周器Ｊ７の出
力が、カウンタ１６の出力をはさまずに２回連続した時
にリセットされる。この第９図（Ｃ１に示すＦ Ｆ ２
１の出力が切替制御・１ｔ°号とをｐセレクタ１４．１
５にて寸＼ 第１図と同じ回路にするＺＮ ｋ−ｓ ７図と同じ回路
にするかを切替える。即ちＦ Ｐ” ２１の出力が°゛
１ｒ１ｒルベル第１図と同じ回路とし、Ｌ”レベルの時
は第７Ｉ２Ｉと同じ回路となる。ＦＦ２２の出力は第９
図（２）に示す如くカウンタ１６の出力にてセットされ
ｉ／に分周器１７の出力を遅延回路１８にて遅延させた
ものでリセットされる。この出力はノット回路１９にて
反転されアンド回路２０に印加され、ＦＦ’２１に対す
るリセット信号の通、不通制御を行なっている。このＩ
Ｉ″Ｆ２２の役割は、第９図（Ｂ、ｌに示すカウンタ１
６の出力に引続いて出力される１ ／に分周器１７の出
力（リセット信号）を禁止することでちゃ、よって上記
の論理を実現している。
ボなうカウンタ１６−ラリセットし、このカウンタ１６
がオーバフローする時同期はずれとり、なぜはよい。次
にＩ ＡＩ分周を行なうカウンタ１６とｉ／に分周器１
７の出力から、クロックパルス兄住器１゜分周器２．セ
レクタ３．アンド回路４，１／Ｎ分周器５．ノット回路
６と７、倣分回路８，１／２分周器９１位相比較器１１
よりなる追ずいの早い８１図と同じ回路とクロックパル
ス発生器１１分局器２．セレクタ３アンド回路４，１／
Ｎ分周部５、ノット回路６と７．Ｑ分回路８１位相比較
器ｌ」、アップダウンカウンタ１２．オア回路１３゜１
／２分周菅９！よりなる第７図と同じ回路との切替信号
を得る方法について説明する。論理としてはカウンタ１
６のオーバフロー出力が１７に分１司器１７の出力周期
（時間ＴＩ ）内に一発も出々かった時、同期引込み状
態として第７図と同じ回路を１更用することとし、−発
以上出た時は同期はずれとして出１図と同じ回路を使用
することとする。このジξ現方法を次にβ２明する。Ｆ
Ｆ２１の出力は第９図Ｃ）に示す如くカウンタ１６がオ
ーバフローする毎にセットそれ、ｌ／に分周器Ｊ７の出
力が、カウンタ１６の出力をはさまずに２回連続した時
にリセットされる。この第９図（Ｃ１に示すＦ Ｆ ２
１の出力が切替制御・１ｔ°号とをｐセレクタ１４．１
５にて寸＼ 第１図と同じ回路にするＺＮ ｋ−ｓ ７図と同じ回路
にするかを切替える。即ちＦ Ｐ” ２１の出力が°゛
１ｒ１ｒルベル第１図と同じ回路とし、Ｌ”レベルの時
は第７Ｉ２Ｉと同じ回路となる。ＦＦ２２の出力は第９
図（２）に示す如くカウンタ１６の出力にてセットされ
ｉ／に分周器１７の出力を遅延回路１８にて遅延させた
ものでリセットされる。この出力はノット回路１９にて
反転されアンド回路２０に印加され、ＦＦ’２１に対す
るリセット信号の通、不通制御を行なっている。このＩ
Ｉ″Ｆ２２の役割は、第９図（Ｂ、ｌに示すカウンタ１
６の出力に引続いて出力される１ ／に分周器１７の出
力（リセット信号）を禁止することでちゃ、よって上記
の論理を実現している。
効果の大きい回路となる。
（ｆ） 発明の効果
以上詳細に説明せる如く、不発明によれば同期引込みを
早くしたい同期はずれ時ｅ（は同期引込みを早クシ、ジ
ッタを抑圧したい同期引込み状態の時はジッタの抑圧効
果を大きく出来る効果がある。
早くしたい同期はずれ時ｅ（は同期引込みを早クシ、ジ
ッタを抑圧したい同期引込み状態の時はジッタの抑圧効
果を大きく出来る効果がある。
４１図、Ａ”；７図は従来例のディジタル位相同Ｊｖ」
回路のブロック図、第２図は鋲１図の分局器２０回路の
ブロック図、第３図は第２図の各部の成形のタイムチャ
ート、第４図は第１図の微分回路８の回路のブロック図
、第５図は第４図の各部の成形のタイムチャート、第６
図は第１図の各部の波形のタイムチャート、第８図はＡ
−発明の英施例のディジタル位相同期回路のブロック図
、掬９図は第８図の各部の波形のタイムチャートである
。 図中１はクロックパルス発生器、２は分局器、３．１４
．１５はセレクタ、４． ２０． ２８１／よアンド回
路、５はｌ／Ｎ分周器、６． ７． ７’、 １９は
ノット回路、ｓ ｒｊ：画分回路、９，９′は１／２分
周諾、１０゜１１（１位相比較病、１２はアップダウン
カウンタ、２１．２２，２３，２６．２７はフリップフ
ロップ、２４．２５はノア回路、１３はオア回路、１６
＆よ、１７Ｍ分周を行なうカウンタ、１７ （ｄ １／
に分周器、１８は遅延回路、２４．２５はノア回路を示
す。 第１ｍ 第２ｍ 第３図 （［） 第４図 第５図 （Ａ） （巳） 第６図 （ハ） φ０」 ＣＤ）出力信号 （ＥＪ ｊ ； ： ＩＨ） （１）」
回路のブロック図、第２図は鋲１図の分局器２０回路の
ブロック図、第３図は第２図の各部の成形のタイムチャ
ート、第４図は第１図の微分回路８の回路のブロック図
、第５図は第４図の各部の成形のタイムチャート、第６
図は第１図の各部の波形のタイムチャート、第８図はＡ
−発明の英施例のディジタル位相同期回路のブロック図
、掬９図は第８図の各部の波形のタイムチャートである
。 図中１はクロックパルス発生器、２は分局器、３．１４
．１５はセレクタ、４． ２０． ２８１／よアンド回
路、５はｌ／Ｎ分周器、６． ７． ７’、 １９は
ノット回路、ｓ ｒｊ：画分回路、９，９′は１／２分
周諾、１０゜１１（１位相比較病、１２はアップダウン
カウンタ、２１．２２，２３，２６．２７はフリップフ
ロップ、２４．２５はノア回路、１３はオア回路、１６
＆よ、１７Ｍ分周を行なうカウンタ、１７ （ｄ １／
に分周器、１８は遅延回路、２４．２５はノア回路を示
す。 第１ｍ 第２ｍ 第３図 （［） 第４図 第５図 （Ａ） （巳） 第６図 （ハ） φ０」 ＣＤ）出力信号 （ＥＪ ｊ ； ： ＩＨ） （１）」
Claims (1)
- クロックパルス発生器の出力よシ２相のクロックパルス
を発生させ、入力信号の変化点にて該２相のクロックパ
ルスを切換え、入力４８号と出力信号の位相を比較し、
切換え後のパルス列の内１個のパルスを禁止するか否か
の制御で位相を同期させる第１のディジタル位相同期回
路と、該入力１Ｊ号と該出力信号の位相を比較して、位
相比較結果を７ツグダウンカウンタに入力し、該アップ
ダウンカウンタがオーバフロー又はアンダーフローした
時、該２相のクロックパルスを切替え後のパルス列の同
１個のパルスを禁止するか否かで位相を同期させる第２
のディジタル位相同期回路を設け、通常時は該第２のデ
ィジタル位相同期回路を使用し、該アップダウンカウン
タがＤｉ定の時間内にオーバフロー又はアンダーフロー
がＭ回以上発生した時該Ｑｘ ｌのディジタル位相同期
回路に切合え使用することを特徴とするディジタル位相
同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142879A JPS5933951A (ja) | 1982-08-18 | 1982-08-18 | デイジタル位相同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142879A JPS5933951A (ja) | 1982-08-18 | 1982-08-18 | デイジタル位相同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933951A true JPS5933951A (ja) | 1984-02-24 |
Family
ID=15325712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142879A Pending JPS5933951A (ja) | 1982-08-18 | 1982-08-18 | デイジタル位相同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933951A (ja) |
-
1982
- 1982-08-18 JP JP57142879A patent/JPS5933951A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4604582A (en) | Digital phase correlator | |
| US8305119B2 (en) | Clock generation circuit | |
| US6404248B1 (en) | Delay locked loop circuit for synchronizing internal supply clock with reference clock | |
| JPH0744448B2 (ja) | デジタル位相同期ル−プ回路 | |
| JPS61273016A (ja) | 周波数シンセサイザ−回路 | |
| EP1764922B1 (en) | Clock generation circuit and clock generation method | |
| KR100273238B1 (ko) | 클럭버퍼의지연시간보상회로 | |
| JP2541398B2 (ja) | 多重周波数デジタル位相同期ル―プ回路 | |
| JPS5957530A (ja) | 位相同期回路 | |
| JP2000029564A (ja) | 高速位相同期回路及びこれを用いた位相同期方法 | |
| JPH022719A (ja) | ディジタルｐｌｌ回路 | |
| JPH0342737B2 (ja) | ||
| JPH09307432A (ja) | Ｐｌｌ回路 | |
| JP2655634B2 (ja) | ディジタルｐｌｌ回路 | |
| JP2676924B2 (ja) | 位相同期回路 | |
| KR20010026746A (ko) | 지연동기루프 모드를 갖는 위상동기루프 회로 | |
| JPS6367823A (ja) | デイレ−ラインによるｄｐｌｌ | |
| JPH07120941B2 (ja) | デイジタルｐｌｌ回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JPH09130237A (ja) | Ｐｌｌ回路及び転送データ信号処理装置 | |
| JP2979811B2 (ja) | クロック出力回路 | |
| JPH03235420A (ja) | 位相同期回路 | |
| JPH0832567A (ja) | 複数の信号系のｐｌｌ使用による同期切替え方法 | |
| JPS6011853B2 (ja) | 位相同期回路 | |
| JPH01175427A (ja) | ビット同期回路 |