JPS5933984B2 - 絶縁ゲイト型電界効果半導体装置の作製方法 - Google Patents

Description

【発明の詳細な説明】 本発明ぱ集積回路特にＭＩＳ−ＦＥＴ（絶縁ゲイト型電
界効果トランジスタ）をーケ又は複数ケを一体とした半
導体装置の作製方法に関するものである。

従来、半導体装置特にＭＩＳ−ＦＥＴはその・構造およ
び作製方法！てより区別して幾つかの型が知られている
が、その代表的なものとしてはシリコンゲイト・セルフ
アライン型ＭＩＳ−ＦＥＴがある。

これはゲイト電極のみをシリコンで構成するものであり
、その作製順序は、アクティブエレメント外周辺の絶縁
物を咋るゲイト絶縁膜及びその上に密着してシリコン半
導体をゲイト電極として構成し、更に、フォトエッチで
ソース、ドレイン穴を作りこれら全体を熱拡散する。こ
のときゲイトがあらかじめ作られているため、ソース、
ドレインのゲイトとの位置は自動的に決められる。即ち
、セルフアライン方式になる。更に、これら全体に酸化
珪素被膜を形成レ ソース、ドレイン用電極穴を作方、
最後にアルミニウムでソース、ドレインのリードを作製
するものである。この方式の長所はゲイト電極がセルフ
アライン方式になつている点である。また、ゲイト導体
がソース。ドレインを構成する不純物領域の導電型と同
一であつてかつその導電型がＰ型を有するドーブドシリ
コンであるため基板との間に仕事関数差が少ない、シリ
コンとアルミニュームとの二層配線が可能であるといつ
た特徴が指摘でき、現在知られているＭＩＳ−ＦＥＴの
最も優れた構造及び作製方法であるとされている。しか
しながら、このＭＩＳ、Ｆ−ＥＴぱＰチャネル方式のＩ
Ｃのみしかできない。さらにソース、ドレインのリード
がソース、ドレインの電極部分で段差が大きいため断線
しやすい、二層配線のみのため高密度集積化が不可能で
あり、特にキャパシタのようなチップ内に大面積を必要
とするＩＣ（Ｄ作製には不適当である、ゲイトを作製し
た後１１００℃〜１２００℃で熱処理するためゲイトに
特殊な物質を用いることができない等少なからぬ欠点を
有する。本発明は従来のＭＩＳ−ＦＥＴの特長を有する
ばかｂでなく、かかる欠点を除去したものであつて、そ
の技術思想として、フイールド絶縁物上に半導体を主成
分とする電極またはリードを設けたこと、およびそのリ
ードを延在させてソースまたはドレインを構成する不純
物領域に密接せしめたこと、さらにリードを半導体又は
半導体に金属を密着させた多層リードとすること、加え
て、第２の半導体を主成分とする電極またはリードを絶
縁物を介して第１の電極またはリード上に設け、しかも
そのリードを延在せしめ同一主成分材料のゲイト電極に
連続せしめたことにある。

本発明の特長としては以下のことが示される。即ち、第
１図または第２図の実施例においては、フオトマスク５
枚で三層配線が可能である。もちろん、第１図または第
２図を組合せた場合は、６枚のフオトマスクを必要とす
る。また、コンデンサー（キャパシタ）をＭＩＳ−ＦＥ
Ｔの作製と同時に作ることが可能である。ＭＩＳ−ＦＥ
Ｔは側周辺を埋置した誘電体（フイールド絶縁物）に囲
まへ又下側はＰＮ逆バイアスアイソレーシヨンが可能な
ため大規模集積回路（ＬＳＩ）構成が可能である。第１
および第２の半導体を主成分とする電極またはリードが
全く独立した別工程で作製しうるため、それぞれの導電
型を同一にもまた実施例のように異種導電型とすること
も可能である等の、多くの特長を有するものであつて以
下に実施例に従つて詳しくその作製方法を説明する。図
面において、第１図、第２図はｎチャネルＭＩＳ−ＦＥ
Ｔの例である。

図面に｝いてはＭＩＳ・ＦＥＴを一つ及びリード、コン
デンサー（キャパシタ）、更にはリードとその接点又は
電極の部分を示してあるが、これらの要素が半導体装置
の基本であつて、ＩＣ又はＬＳＩは本発明を複合化した
のみであることを附記する。そして、従来より知られた
ＭＩＳ−ＦＥＬたとえば本発明者による特公昭５０−３
７５００号等に示されている第１の半導体をゲイト電極
として用いるＭＩＳ−ＦＥＴとを同一基板に組合せると
いうような自由度を有している。又、図面の説明に訃い
て、リード又はその構成体とは不純物がドープされる等
により導電性の極めて優れた状態、即ちそのままリード
として用い得る場合をリードと称し、その構交体とはア
ンドーブの半導体又は多層用の金属が密着して形成され
ていない状態、即ち図面の構造上では実質的にリードで
あるが、機能的にはリードとしてよりも抵抗として働き
得る状態を示す。尚、本実施例においては、半導体とは
シリコンを用いたが、本発明の技術思想はその他の半導
体例えばゲルマニウム、ヒ化ガリウム、その他の化合物
半導体等に対しても適用されるものである。

又、ゲイト絶縁物としては酸化珪素、窒化珪素、酸化ア
ルミニウムをその基本材料としている八その他酸化チタ
ン、酸化タンタル等他の材料を用いてもよいことは同様
であり１又後述する如くこのゲイト絶縁物の内部に金属
又は半導体クラスタ又は薄膜を介在させてもよく、その
他この薄膜をあたかもゲイト形状としたいわゆるフロー
テイングゲイト構造としてもよい。いずれにしてもこれ
らゲイトに多くの変形が行ない得ることが本発明の特長
の一つである。実施例 １ 第１図に本発明装置及び作製方法が示してある。

基板材料としてはｐ型シリコン（結晶方位（１００）、
比抵抗１〜１０ΩＣｍ）を用いた。基板材料及びその道
電型は必要に応じて選べばよい。作製方法をまず記す。

第１図Ａに示される如く、充分清浄された基板１表面上
に７００℃〜９５０℃の温度範囲でまず窒化珪素被膜を
１０００〜３０００Ａの厚さにシランとアンモニアの反
応により形成し、更にその上面にシランと酸素との反応
により酸化珪素被膜を１０００〜３０００Ａの厚さに形
成した。次に、素子（半導体装置）の部分の外周辺のフ
イールドに相当する部分の酸化珪素、および窒化珪素を
第一のフオトマスク１を用いて選択的に除去する。なお
、図面中では、フオトマスクで形成された境界部に１の
記号を付してある。（以下、２，３・・・・・・も同様
である）この後、フオトレジストを熱硫酸中にサンプル
を浸して除去した。次に、窒化珪素膜は酸素又は酸化物
気体に対するマスク作用があるため、この性質を用いて
第１図Ａの２の部分にのみ５０００Ａ〜２μの厚さに半
導体基板を選択的に酸化してフイールド絶縁物２を半導
体基板にその一部を埋置して設けた。これは湿酸素中１
１００℃〜１２５０℃の加熱にて行なつた。次に、この
フイールド絶縁物２以外の部分、即ち図面に卦いては中
央部分の基板上に形成されている酸化珪素、窒化珪素被
膜を弗酸系のエツチ液及び熱燐酸液で除去した。こうし
た後、これらの上部にｎ型の導電型を有するシリコン膜
３を０．５〜２μの厚さにシランの気相法により形成し
た。更にこの上面に高融点金属、例えば白金、タンタル
、タングステン、モリブデン、ニツケル、クロム、また
はチタン等を蒸着、スパツタ法又は気相法によ勺形成し
てもよい。この第１の半導体層３がソースまたはドレイ
ンを構成する不純物領域にコンタクトしたリードになる
。次に、フオトマスクを用い第１図Ｂを作製する。

即ち、フオトエツチ法により第１の半導体層３を選択的
にエツチ、除去することによ択ソースまたはドレインを
構成する不純物領域にコンタクトを構成し、それよ勺延
在するリードまたはキヤパシタの一方の電極等の設計上
有効な領域を半導体基板に一部を埋置したフイ―ルド絶
縁物２上に形成した。この第１の半導体被膜３の残置し
た部分はその他複合半導体の場合と向様に、その他の機
能部のリード又は電極をも兼ねるように設計上の必要に
したがつて構成できる。第１図Ｂにおいて、４はソース
の電極、５はドレインの電極に相当する。もし被膜３が
高濃度のゲルマニウムを用いた場合はこれら４，５は異
種物資の接面であるため、いわゆる電極的になるが、基
板と同一物質の場合は被膜３を作製する際、４，５は合
成温度が、９００〜１２００℃にあつてはエピタキシャ
ル成長するため、電極という言葉は必ずしも適当ではな
いであろう。次に、本実施例は通常のスイツチまたは増
巾機能を有するＭＩＳ−ＦＥＴ（７）作製例であるため
、まず全体を熱酸化し酸化珪素被膜６を１００〜２００
０Ａ昨る。次に、信頼性を向上させるため窒化珪素被膜
７を５０〜２０００Ａ作製する。この被膜は、半導体基
板１上のみならず、第１の半導体の上面にも同時に形成
される。図面に示した実施例では被膜６，７の上面に、
更に酸化珪素被膜を１００〜１０００Ａ昨製した。これ
は従来窒化珪素被膜は多くの不純物、特にナトリウムに
対しマスク作用があるにもかかわらず、その中にはシリ
コンのクラスタの存在によると思われる電子、ホールの
捕獲中心が存在し、このためゲイトを基板と同一物質で
あるシリコンで作製した場合このゲイトシリコンと窒化
膜との間に電荷のやＤとｂが行なわれる。この作用を除
去するためこの両者の間にトンネル電流が起こらない厚
さ以上、実際は１００Ａ以上の酸化珪素被膜を作製した
もので、かくの如くすることにより窒化珪素被膜をゲイ
ト絶縁物として用い、更にシリコンゲイトの構造をとる
ことができるようになつた。勿論このゲイト絶縁物とし
てぱ酸化珪素のみ、酸化珪素及びリンガラス又は酸化ア
ルミニウム等の多層構造としてもよい。図面に示されて
いる如く、本実施例における第２の半導体はｐ型の導電
型を有する高濃度シリコンの半導体９をシランの熱分解
法によ勺形成せしめた。ソース、ドレインを構成する不
純物領域の作製を熱拡散法でなくイオン注入法で行なう
場合は、ゲイトの半導体を他の半導体材料、たとえばｐ
＋型のゲルマニウムとしてもよい。更に、本実施例では
この上面にマスク作用のある被膜１０、例えばモリブデ
ンを５００〜４０００Ａ形成し、被膜９をみかけ上、よ
り導電性とせしめた。かくの如くにして第１図Ｂを構成
させた。次に、第１図Ｃに示されている如くソースまた
はドレイン及びそれらを含めたリードの作製をフオトマ
スク３を用いて行なう。この際、化学エツチ液は既に公
知のものを用いればよい。例えば、酸化珪素は弗酸、弗
化アンモニウム及び水の混合液を、窒化珪素は熱燐酸を
、又シリコンはバツフアエツチ液を用いればよい。かく
の如くにして窓あけがなされた総てに対しフオスヒンを
ドーバントとして熱拡散法によりソース、ドレイン用の
不純物領域１３，１４を作製する。かくして、ゲイト電
極の両端と、その両端を概略一致させて、ソース、ドレ
イン用の不純物領域を対をなして設けた。加えて、この
不純物領域の側周辺は、埋置したフイールド絶縁物の一
部側面に隣接して形成させることができた。この結果、
トランジスタの小型化ひいては、高速化が可能となｂ１
加えて、第１の半導体をゲイトとしたＭＩＳ−ＦＥＴの
みではなく、第２の半導体をゲイトとしたＭＩＳ−ＦＥ
Ｔを同一基板に設けることができるため、ＩＣ・ＬＳＩ
としてきわめて高密度化が可能となつた。この時、本実
施例では、１０はマスク作用がある必要がある。なぜな
らば、もしない場合はゲイト１５の電極はｐ＋及びｎ＋
の混合になつてしまうため、初期の目的であるＭＩＳ−
ＦＥＴのスレツシユホールド電圧を下げることができな
くなるからである。もちろん、第１、第２の半導体が同
一導電型である場合は、この限Ｄでない。かくの如くに
してｎチャネルＭＩＳ−ＦＥＴが形成される。然る後、
これら総てを酸化珪素膜１６で覆い、必要部分にコンタ
クト用の穴あけ（例えば１７）をフオトマスク４で作択
更に全面にアルミニウムを真空蒸着法で作製し金属リー
ド１８をフオトマスク５で形成した。かかる場合、１９
はキャパシタになるため実質的にハイブリツト構造にな
つたことがわかる。又、１６のオーバーコート用の酸化
珪素を作る場合ナトリウム等の汚染に強いようこれを窒
化珪素被膜との多層構造とし、これら半導体装置を構成
する総ての信頼性の向上に努めてもよい。かくの如くに
した場合、プラスチツクモールドのないいわゆるベアＩ
Ｃを作ることが可能となる。勿論５００℃以下で窒化珪
素膜を合成し、金属アルミニユームリード１８を含む第
１図Ｄの上面総てにこれを形成してもよい。第１図Ｄに
おいては、ソースまたはドレインの電極・リード４，５
は主成分がシリコンよりなる半導体であり、ソース１３
、ドレイン１４とは完全にオーム接触をしている。

同時に、図面より明らかなように１〜５で示した５回の
フオトマスクで三層配線が可能となつた。又、半導体又
は半導体と金属とが密着したリードはそのシート抵抗が
必ずしも小さくないため例えば相互接続用のりードなど
は構成物の総てがアルミニユームのような金属からでき
ているリード１８を、第３の配線材料として用いればよ
い。この実施例においては６二層目の配線を構成する第
２の半導体の電極またはリードは必ずしも第一層目の配
線を構成する第１の半導体の電極またはリードとは実施
例２のように独立ではなくキャパシタ１９により容量的
には結合している構成を有する。

このような状態ではなく、それぞれを独立な状態とする
ため、次の実施例を示す。実施例 ２ この実施例においては、その作製順序は実施例１と全く
同様である。

図面において、２１は第１の半導体の電極またはリード
３上に多重にして設けられた高融点金属でみかけ上、そ
の導電率を向上せしめるために形成したものである。又
、ｐ型の導電型を有する第２の半導体の電極またはりー
ド２２と第１の半導体の電極またはリードとの間には図
面におけるリード４とリード２２に示されるように絶縁
膜が５０００Ａ〜２μの厚さに形成されているため、そ
れぞれの電極またはリードは互いに電気的には全く独立
とすることができる。その他は実施例１と同様である。
勿論、フオトマスクの種類すなわち数を６枚とする場合
は第２の半導体２２はその一部を第１の半導体（図面で
は４）との間に、実施例１におけるキャパシタ１９に示
される如く静電容量（キャパシタ）とし、他の部分には
厚い絶縁物を分在せしめて第１および第２の電極または
リードを互いに独立のリードとした組合わせを行なえば
よい。いずれにしても、これら実施例１，２は絶縁ゲイ
ト型ＭＩＳ−ＦＥＴにおいて、ソース、ドレインのリー
ド又はその構成体が形成された後ゲイトが作製され、さ
らに、このゲットが作製された後、ソース、ドレインを
構成する不純物領域が形成されたことをその特徴とレ加
えて、ソース、ドレインのリードソース、ドレインが完
全にオーム接触であるため、従来から言われているソー
ス、ドレインの電極はみかけ上または実質的にはなくな
つてしまつている点である。

以上の説明よりわかるように、本発明は単一の半導体装
置として用いるよりもむしろ複数個を組合わせた集積回
路又は複合集積回路とした方が優れている特徴を有する
ものである。

特に、本発明の特徴とする、半導体基板上のフイールド
絶縁物特にその一部を基板内に埋置した絶縁物上に設け
られた第１の半導体の電極またはリードと、この電極ま
たけリードまたはフイールド絶縁物を介して設けられた
第２の半導体の電極またはリードとが設けられたこと、
さらにそれらの第１、第２の電極またはリードがＭＩＳ
●ＦＥＴの不純物領域またはゲイト電極に連続している
こと、しかもこれらの上面に絶縁物を介して第３の電極
またはリードがアルミニユームのごとき金属でできてい
ること等の点は、高密度集積回路を設けるとききわめて
有効であつて、工業上必要かくべからざるものと信じら
れる。

さらに本発明の作製方法を利用することによりＭＩＳ型
１Ｃ０作製の容易さ及び従来最も不良品の生じやすかつ
たソース、またはドレインを構成する不純物領域の電極
が除去されたことは本発明方法の工業的価値を高めるも
のと信する。

【図面の簡単な説明】

第１図、第２図は本発明のＭＩＳ−ＦＥＴ作製方法を示
したものであつて、第１図、第２図はｎチアネルの場合
を示している。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板に選択的にフイールド絶縁物を埋置して
   形成する工程と、該絶縁物および前記半導体基板上に第
   １の半導体層を含む第１の被膜を形成する工程と、該第
   １の被膜を選択的に除去してソースおよび／またはドレ
   インの電極およびリードとなるべき部分を形成する工程
   と、その後、前記半導体基板上に前記ソースおよび／ま
   たは、ドレインの電極およびリードとなるべき部分をも
   おおつて絶縁膜を形成する工程と、前記絶縁膜上に第２
   の半導体層を含む第２の被膜を形成する工程と、該第２
   の被膜および前記絶縁膜を選択的に除去して前記絶縁膜
   上にゲイト電極およびそれに接続するリードを形成する
   とともに、前記ソースおよび／またはドレインの電極お
   よびリードとなるべき部分の上にキャパシタを形成する
   工程と、前記ゲイト電極および前記フィールド絶縁物を
   マスクとしてソースまたはドレインを構成する不純物領
   域を形成する工程とを有することを特徴とした絶縁ゲイ
   ト型電界効果半導体装置の作製方法。